VerilogHDL在數(shù)字集成電路設(shè)計中的教學(xué)與探索

湯斌　蔣上?！∈瘎佥x　鐘年丙　宋濤　羅彬彬

【摘要】近年來，Verilog HDL硬件描述語言在數(shù)字集成電路設(shè)計、數(shù)字邏輯設(shè)計等方面得到了廣泛應(yīng)用，在集成電路專業(yè)方向課程建設(shè)方面起著越來越重要的作用。本文在分析總結(jié)Verilog HDL硬件描述語言發(fā)展史的基礎(chǔ)上，探討了其在教學(xué)方面的應(yīng)用，同時總結(jié)其進(jìn)行數(shù)字集成電路設(shè)計方法步驟，最后進(jìn)行了實踐探討，對集成電路專業(yè)方向發(fā)展具有重要的參考意義。

【關(guān)鍵詞】Verilog HDL；VHDL；集成電路；實踐

【Abstract】In recent years，Verilog HDL hardware description language design，digital integrated circuit digital logic design has been widely used and plays a more and more important role in the integrated circuit specialty curriculum construction.Based on the analysis and summary of Verilog HDL hardware description language history，discusses its application in teaching，and summarizes the steps of digital integrated circuit design method，finally discusses the practice，has an important reference significance to the professional direction of integrated circuit.

【key words】Verilog HDL；VHDL；integrated circuit；practice

【中圖分類號】G642 【文獻(xiàn)標(biāo)識碼】B 【文章編號】2095-3089（2017）07-0033-02

作為 “互聯(lián)網(wǎng)”、“人工智能” 等當(dāng)前熱門行業(yè)的基礎(chǔ)，集成電路專業(yè)方向一直備受社會倚重，已逐漸演變?yōu)楫?dāng)代制造業(yè)的基礎(chǔ)行業(yè)[1]。集成電路設(shè)計分為模擬集成電路設(shè)計和數(shù)字集成電路設(shè)計兩個方面，前者主要由電容、電阻、晶體管等組成，主要處理的是模擬信號，側(cè)重于功耗、噪聲、工藝等方面的設(shè)計和應(yīng)用；而后者主要針對數(shù)字信號處理進(jìn)行設(shè)計，采用硬件描述語言結(jié)合EDA工具實現(xiàn)建模、設(shè)計、綜合、仿真、驗證等。硬件描述語言包括多種，但目前符合IEEE標(biāo)準(zhǔn)的有VHDL和Verilog HDL，這兩種硬件描述語言各有優(yōu)劣，在當(dāng)今數(shù)字集成電路設(shè)計方向教學(xué)上，都有著廣泛的應(yīng)用。與VHDL相比，Verilog HDL具有較容易入門、程序性強(qiáng)、采用的廠商多和工程師應(yīng)用案例較多等優(yōu)點(diǎn)[2]。因此，在考慮學(xué)生就業(yè)、在業(yè)界適應(yīng)性因素的基礎(chǔ)上，選擇Verilog HDL語言教學(xué)有利于提高學(xué)生的整體競爭優(yōu)勢。

一、 Verilog HDL在教學(xué)中的應(yīng)用

Verilog HDL和VHDL是當(dāng)今應(yīng)用最為廣泛的兩種硬件描述語言（HDL：Hardware Description Language），兩門語言采用IEEE標(biāo)準(zhǔn)，廣泛應(yīng)用于嵌入式FPGA的項目開發(fā)以及集成電路仿真、設(shè)計、驗證中。Verilog HDL由美國軍方研發(fā)。1983年，Gateway Design Automation（GDA）公司的Philip Moorby首創(chuàng)了Verilog HDL，后來Moorby成為Verilog HDL-XL的主要設(shè)計者和Cadence公司的第一合伙人。1984至1986年，Moorby設(shè)計出第一個關(guān)于Verilog HDL的仿真器，并提出了用于快速門級仿真的XL算法，使Verilog HDL語言得到迅速發(fā)展。1987年Synonsys公司開始使用Verilog HDL行為語言作為綜合工具的輸入。1989年Cadence公司收購了Gateway公司，Verilog HDL成為Cadence公司的私有財產(chǎn)。1990年初，Cadence公司把Verilog HDL和Verilog HDL-XL分開，并公開發(fā)布了Verilog HDL。隨后成立的OVI（Open Verilog HDL International）組織負(fù)責(zé)Verilog HDL的發(fā)展并制定有關(guān)標(biāo)準(zhǔn)，OVI由Verilog HDL的使用者和CAE供應(yīng)商組成。1993年，幾乎所有ASIC廠商都開始支持Verilog HDL，并且認(rèn)為Verilog HDL-XL是最好的仿真器。同時，OVI推出2.0版本的Verilong HDL規(guī)范，IEEE則將OVI的Verilog HDL2.0作為IEEE標(biāo)準(zhǔn)的提案。1995年12月，IEEE制定了Verilog HDL的標(biāo)準(zhǔn)IEEE1364-1995。目前，最新的Verilog語言版本是2000年IEEE公布的Verilog 2001標(biāo)準(zhǔn)，其大幅度地提高了系統(tǒng)級和可綜合性能。

HDL語言以文本形式來描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為，是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言，可以從上層到下層來逐層描述自己的設(shè)計思想。即用一系列分層次的模塊來表示復(fù)雜的數(shù)字系統(tǒng)，并逐層進(jìn)行驗證仿真，再把具體的模塊組合由綜合工具轉(zhuǎn)化成門級網(wǎng)表，接下去再利用布局布線工具把網(wǎng)表轉(zhuǎn)化為具體電路結(jié)構(gòu)的實現(xiàn)。目前，這種自頂向下的方法已被廣泛使用[3]。其教學(xué)目標(biāo)是學(xué)習(xí)使學(xué)生掌握Verilog HDL語言的語法基礎(chǔ)以及程序結(jié)構(gòu)，能夠采用其進(jìn)行數(shù)字邏輯設(shè)計。同時，通過該門課程的學(xué)習(xí)，學(xué)生能夠掌握數(shù)字集成電路的設(shè)計方法，提高嵌入式系統(tǒng)的設(shè)計水平，以適應(yīng)當(dāng)前物聯(lián)網(wǎng)、大數(shù)據(jù)等新技術(shù)的發(fā)展，同時為后續(xù)微處理器與系統(tǒng)，可編程片上系統(tǒng)等專業(yè)課程打好基礎(chǔ)。

二、基于Verilog HDL的集成電路設(shè)計方法endprint

（一）可編程邏輯器件

PLD（Programmable Logic Device），可編程邏輯器件，是一種集成度高、處理速度快，能夠?qū)崿F(xiàn)由用戶編程定義的某種邏輯功能的新型邏輯器件，并且可以實現(xiàn)加密與重新定義編程，分為CPLD和FPGA[4]。CPLD（Complex Programmable Logic Device）即復(fù)雜可編程邏輯器件，與FPGA（Field Programmable Gate Array）現(xiàn)場可編程門陣列實現(xiàn)的功能基本相同，只是內(nèi)部結(jié)構(gòu)略有不同，并且兩者的區(qū)別可以被忽略統(tǒng)稱為FPGA。

（二）設(shè)計方法

基于Verilog HDL的集成電路設(shè)計，主要是通過硬件描述語言描述數(shù)字系統(tǒng)的接口、結(jié)構(gòu)、行為和功能。再通過軟件設(shè)計工具，轉(zhuǎn)換為門級電路，利用可編程邏輯器件自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路結(jié)構(gòu)。

以可編程邏輯器件為載體的集成電路設(shè)計采用硬件描述語言，可以讓設(shè)計人員快速地開發(fā)出功能強(qiáng)大的芯片，這是數(shù)字集成電路設(shè)計和應(yīng)用的發(fā)展方向[5]。（三）設(shè)計步驟

一般來說，完整的以可編程邏輯器件為載體的集成電路設(shè)計步驟包括設(shè)計準(zhǔn)備、設(shè)計輸入、功能仿真、設(shè)計處理等。

設(shè)計準(zhǔn)備：設(shè)計人員根據(jù)任務(wù)，提供設(shè)計方案，并根據(jù)任務(wù)要求、工作速度、實現(xiàn)的可能性、成本等方面對所設(shè)計出的方案進(jìn)行反復(fù)論證，并對設(shè)計所需器件進(jìn)行選擇，最終選擇合適的設(shè)計方案與器件類型。

設(shè)計輸入：利用Verilog HDL語言“自頂而下”的設(shè)計方法，根據(jù)模塊的劃分從而實現(xiàn)復(fù)用[6]。

功能仿真：在完成電路設(shè)計欲實施設(shè)計方案之前，應(yīng)先利用專用的仿真工具對設(shè)計方案進(jìn)行功能仿真，驗證整體系統(tǒng)功能是否符合設(shè)計需求。通過仿真從而實現(xiàn)以及發(fā)現(xiàn)設(shè)計中是否有錯誤，以此提高設(shè)計的可靠性，從而加快設(shè)計進(jìn)度。在電路仿真中，常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC.Verilog和NC.VHDL等。

設(shè)計處理：設(shè)計處理是可編程邏輯器件設(shè)計中的核心環(huán)節(jié)。在設(shè)計處理過程中，編譯軟件將對設(shè)計輸入文件進(jìn)行綜合優(yōu)化、實現(xiàn)、布局布線、仿真以及下載調(diào)試等工作。

三、基于Verilog HDL的集成電路設(shè)計專業(yè)課程實踐

Verilog HDL作為一種硬件描述語言，在使用時只需將我們所需的數(shù)字電路的功能或結(jié)構(gòu)描述出來，然后通過PC端的EDA設(shè)計軟件綜合出來即可。相比較傳統(tǒng)的設(shè)計方法，既可以節(jié)省時間也可以很大程度上提高設(shè)計效率，突破了傳統(tǒng)設(shè)計方法的局限性。同時，使用計算機(jī)電路設(shè)計軟件進(jìn)行集成電路設(shè)計是適應(yīng)時代高集成工藝的必然結(jié)果。目前，國內(nèi)外很多高校都開設(shè)了集成電路設(shè)計的相關(guān)課程，大多數(shù)以FPGA為開發(fā)平臺。在國外，關(guān)于FPGA的技術(shù)已經(jīng)達(dá)到了一個很高的水平；相比較于國內(nèi)，F(xiàn)PGA雖然起步較晚，與國外FPGA的技術(shù)有較大差距，但發(fā)展迅猛，上升空間很大。所以集成電路設(shè)計專業(yè)課程的開設(shè)可促進(jìn)國內(nèi)高校師生對于FPGA技術(shù)的學(xué)習(xí)、掌握與應(yīng)用，最終使其達(dá)到能進(jìn)行一些科研任務(wù)的開發(fā)。

現(xiàn)今，各種數(shù)字電路的集成芯片由于具有低功耗，數(shù)據(jù)的傳輸、運(yùn)算速度快等優(yōu)點(diǎn)，在各大領(lǐng)域都有廣泛的應(yīng)用。同時，在一些科研類競賽例如全國大學(xué)生電子設(shè)計大賽中，集成電路在課題設(shè)計中更是被廣泛推崇，甚至在一些課題中，倘若不采用集成電路，根本無法完成課題任務(wù)，滿足課題所需要求?？梢哉fVerilog HDL與集成電路設(shè)計的結(jié)合將成為各種電子技術(shù)設(shè)計競賽選手必須掌握的基礎(chǔ)技能和制勝的法寶。此外，集成電路所需功能都可通過Verilog HDL進(jìn)行描述，然后通過綜合生成門級電路單元即可對其進(jìn)行調(diào)用。

在教學(xué)該門課程時，需要大量的進(jìn)行實驗驗證，通過實例來學(xué)習(xí)每一個教學(xué)知識點(diǎn)，提高學(xué)生的學(xué)習(xí)效率與興趣。傳統(tǒng)的教學(xué)教師往往按照基本的語法、原理講起，實際應(yīng)用較少，學(xué)生感覺課堂枯燥無味，最終導(dǎo)致教學(xué)效果不理想。即需要改變教學(xué)模式，將理論知識融入到實驗重，通過仿真、上板調(diào)試提高學(xué)生的學(xué)習(xí)興趣。由簡單的基礎(chǔ)到復(fù)雜的設(shè)計，累積所學(xué)的知識點(diǎn)，更加有利于學(xué)生的學(xué)習(xí)。同時，也可以采用項目教學(xué)法進(jìn)行教學(xué)，該方法在很多高校都已經(jīng)應(yīng)用并且取得了卓越的效果。

四、結(jié)語

Verilog HDL硬件描述語言進(jìn)行數(shù)字集成電路設(shè)計具有簡便、應(yīng)用范圍廣、資源豐富等優(yōu)點(diǎn)。本文對Verilog HDL發(fā)展歷程進(jìn)行了總結(jié)，并探討了其應(yīng)用于集成電路設(shè)計的可行性以及實踐步驟，最后總結(jié)出以項目選擇、項目的劃分、實施、定期檢查和評估為三大學(xué)習(xí)綱要步驟進(jìn)行學(xué)習(xí)，相比傳統(tǒng)的填鴨式教學(xué)，具有很多的方面的優(yōu)勢。學(xué)生既能掌握所需要學(xué)習(xí)的知識點(diǎn)，又能夠具備企業(yè)項目工作的經(jīng)歷。

參考文獻(xiàn)

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