累加器
- 區(qū)塊鏈跨域身份管理系統(tǒng)的優(yōu)化
MB引入了單向累加器來驗證身份的有效性，將身份驗證的時間復(fù)雜度優(yōu)化到恒定水平。此外，DCIMB還使用了聯(lián)盟區(qū)塊鏈系統(tǒng)，通過分布式共識保持了累加器狀態(tài)的全局一致性和抗篡改性，提高了認證性能，保護了用戶的隱私信息。2 系統(tǒng)設(shè)計2.1 概 述該文的核心工作是去中心化身份管理和跨域認證系統(tǒng)，設(shè)計目標是解決認證中心的單點故障問題，提高跨域認證場景下的認證性能。單一信任問題使得它不適合跨信任域身份驗證場景，DCIMB使用DID來識別身份實體，以消除單點依賴。DID由統(tǒng)
計算機技術(shù)與發(fā)展 2023年2期2023-03-04
- 一種用于高速高精度鎖相環(huán)的Sigma-Delta調(diào)制器設(shè)計
ta調(diào)制器中的累加器進行了優(yōu)化與改進，設(shè)計了并行累加器Sigma-Delta調(diào)制器，使Sigma-Delta調(diào)制器的速度得到了大幅提升。1 系統(tǒng)結(jié)構(gòu)及原理1.1 系統(tǒng)結(jié)構(gòu)Sigma-Delta小數(shù)分頻鎖相環(huán)的系統(tǒng)結(jié)構(gòu)如圖1所示，主要由鑒頻/鑒相器、電荷泵、低通濾波器、壓控振蕩器、多模分頻器、Sigma-Delta調(diào)制器以及SPI寄存器配置模塊組成[6-8]。通過SPI總線配置Delta- Sigma調(diào)制器的整數(shù)值INT、分子值NUM、分母值DEN以及相位微
電視技術(shù) 2022年8期2022-08-25
- 密碼累加器研究進展及應(yīng)用
0121)密碼累加器能夠高效地證明元素是否存在于集合中。具體來講，首先將集合X={x1，…，xn}中的所有元素累加到累加器accX中，然后計算元素xi∈X的證據(jù)wi，最后利用證據(jù)wi和累加值accX來證明元素xi∈X。密碼累加器與向量承諾[1-2]、零知識集合(ZK-sets)[3-4]等原語有緊密的聯(lián)系，三者都能解決(非)成員驗證的問題。但是，三者在驗證內(nèi)容、隱私性等方面存在一定的區(qū)別。向量承諾[1-2]針對有序集合(向量) 提供驗證，即不僅能夠證明元素
西安電子科技大學(xué)學(xué)報 2022年1期2022-04-26
- 基于格的高效通用累加器與被累加值的零知識證明
e[1]提出了累加器的概念。累加器是指將某個集合中的所有元素壓縮成一個較短輸出,并能夠為所有被累加值生成其對應(yīng)的成員關(guān)系證據(jù),通過成員關(guān)系證據(jù)可以向他人證明被累加值的成員身份,故而用戶可直接將其身份和成員關(guān)系證據(jù)發(fā)送給數(shù)據(jù)管理者,數(shù)據(jù)管理者再通過一個確定的檢驗算法來判定該用戶的合法性,這樣的過程大大縮減了權(quán)限管理中的驗證時間。除此之外,累加器在數(shù)字簽名、匿名憑證、范圍證明、集合成員關(guān)系證明等領(lǐng)域也有相當多的應(yīng)用場景。近二十年來,累加器的發(fā)展日新月異,功能性
信息安全學(xué)報 2021年4期2021-08-25
- 基于區(qū)塊鏈和動態(tài)累加器的跨域認證方案
于區(qū)塊鏈和動態(tài)累加器的跨域認證方案，通過將不同的CA加入到區(qū)塊鏈中作為分布式信任中心，消除了傳統(tǒng)CA中心化信任的弊端。通過利用智能合約構(gòu)造動態(tài)累加器，避免了傳統(tǒng)區(qū)塊鏈跨域認證中證書的操作難題，提升了跨域認證效率，減少證書存儲開銷，實現(xiàn)證書的高效查詢、注冊和撤銷操作。1 相關(guān)技術(shù)1.1 區(qū)塊鏈技術(shù)區(qū)塊鏈是一種去中心化的分布式不可篡改賬本[11]，將數(shù)據(jù)按照時間先后順序組合而成的塊鏈式結(jié)構(gòu)，依托密碼學(xué)方式保證區(qū)塊鏈的防篡改和不可偽造，通過共識機制將數(shù)據(jù)寫入到區(qū)
計算機測量與控制 2021年8期2021-08-23
- 多通道實時偽碼發(fā)生器的設(shè)計與實現(xiàn)*
地址和NCO 累加器的初值來控制輸出碼的相位，實現(xiàn)了高精度的可控相位輸出。該碼發(fā)生器可廣泛應(yīng)用于偽碼滑動相關(guān)的擴頻終端同步系統(tǒng)。1 工作原理1.1 Gold 碼生成原理Gold 碼是直擴序列擴頻系統(tǒng)中常用的一種偽碼，具有生成容易和相關(guān)性能好的優(yōu)點[3]。Gold 碼由兩個相同級數(shù)的線性反饋移位寄存器所產(chǎn)生的相同長度的m序列經(jīng)異或相加實現(xiàn)[4]。設(shè)Gold 碼特征多項式為：式中，⊕為異或符號。Gold 碼為周期性序列，其周期為2n-1，n為移位寄存器的階數(shù)。
通信技術(shù) 2021年5期2021-05-20
- TigerGraph GSQL語言受認可
，并通過稱為“累加器”的獨特結(jié)構(gòu)對其進行擴展。累加器允許用戶更快地對關(guān)聯(lián)數(shù)據(jù)集執(zhí)行復(fù)雜的計算。TigerGraph 3.0中的可視化查詢構(gòu)建器功能允許用戶使用累加器進行匯總，而無需編寫代碼。TigerGraph的累加器比SQL中的傳統(tǒng)聚合函數(shù)更強大、更豐富。作為動態(tài)數(shù)據(jù)對象，通過MapReduce和Spark等并行處理技術(shù)，累加器已經(jīng)成為現(xiàn)代圖分析中不可或缺的組件。TigerGraph首席科學(xué)家兼杰出研究員Alin Deutsch博士在SIGMOD 202
中國信息化周報 2020年33期2020-09-13
- 一種面向公有鏈的輕量級可擴展技術(shù)
據(jù)；而基于通用累加器的承諾更新，刪除操作需要進行大量的計算.3) 由于每個證明只對應(yīng)1個承諾，當承諾更新后，會導(dǎo)致交易有效性證明過期無效.由于網(wǎng)絡(luò)傳輸延遲過高，新發(fā)起的交易并不能得到及時地處理，交易過期將會成為一個常態(tài)問題.讓用戶頻繁提交更新后的證明信息無疑會增加用戶使用的負擔.基于3個挑戰(zhàn)的問題，構(gòu)建一種可擴展的輕量級區(qū)塊鏈，不僅具有較高的系統(tǒng)吞吐率，同時讓所有節(jié)點只需利用少量的存儲資源(包括磁盤和內(nèi)存)，便可以獨立驗證和打包交易，成為了加密貨幣領(lǐng)域一個
計算機研究與發(fā)展 2020年7期2020-07-18
- 一種級聯(lián)型小數(shù)分頻調(diào)制電路的設(shè)計實現(xiàn)
器一般使用相位累加器實現(xiàn)，如圖2(b)所示。圖中，M為累加器的模（M=2n，n為累加器字長）。C為累加器溢出值，R為累加器余數(shù)。圖1：小數(shù)分頻鎖相環(huán)的結(jié)構(gòu)框圖圖2：一階調(diào)制電路及相位累加器上述一階調(diào)制電路的差分方程可表示為：因此，一階相位累加器可以作為一階調(diào)制電路的實現(xiàn)基本單元，并通過級聯(lián)，實現(xiàn)高階調(diào)制電路。表1：不同分頻比下調(diào)制電路輸出結(jié)果分析圖3：三階級聯(lián)型調(diào)制電路圖4：調(diào)制電路的VCX仿真結(jié)果3 三階級聯(lián)型調(diào)制電路通過優(yōu)化設(shè)計，本文實現(xiàn)的三階級聯(lián)型調(diào)
電子技術(shù)與軟件工程 2020年3期2020-06-11
- 簡析80C51單片機的數(shù)據(jù)傳送類指令
目的字節(jié)可以是累加器A、寄存器Rn或Ri、片內(nèi)RAM單元地址及SFR地址direct。源字節(jié)中除了上述4類以外，8位立即數(shù)#data也可以作為源字節(jié)。以目的字節(jié)為準，將8位傳送指令分成4類。1.1 以累加器A為目的字節(jié)以累加器A為目的操作數(shù)的指令使用最頻繁，其指令可以構(gòu)造成以下4種，如：MOV A,Rn;MOV A,direct;MOV A,@Ri;MOV A,#data;累加器A作為目的字節(jié)，執(zhí)行后源字節(jié)即可送入累加器A。1.2 以Rn為目的由于目的字節(jié)
通信電源技術(shù) 2020年9期2020-01-08
- 試論基于單片機的DDS算法的實現(xiàn)
調(diào)節(jié)，使用相位累加器在波形存儲器內(nèi)對頻率加以控制，經(jīng)過D/A轉(zhuǎn)換器以及濾波器，形成波形的輸出。如AD9850 DDS芯片，其單電源工作使用3.3V或者5V，接口簡單，可以允許八位并行口或者串行口實現(xiàn)頻率和調(diào)制數(shù)據(jù)的裝載。使用高性能轉(zhuǎn)換器和比較器，可以讓正弦波、方波得到輸出。芯片的最高工作時鐘為125MHz，在該時鐘下頻率控制字可以達到0.0291Hz的分辨率。調(diào)相控制字為5位，讓相位調(diào)制功能得到實現(xiàn)，頻率轉(zhuǎn)換速度可以達到2.3*107次/s。該芯片的功率較
網(wǎng)絡(luò)安全技術(shù)與應(yīng)用 2019年11期2019-12-23
- 基于DDS技術(shù)的脈沖渦流檢測激勵源研制
參考時鐘、相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器和低通濾波器組成[4]。其中，fc為參考時鐘；K為頻率控制字；N為相位累加器的位數(shù)，其決定了輸出信號的頻率分辨率；A為波形儲存器的地址位數(shù)，決定波形存儲器的存儲深度；D為波形存儲器的數(shù)據(jù)位字長及DAC的位數(shù)，決定了幅值分辨率；fo為輸出信號頻率。圖2 DDS功能結(jié)構(gòu)圖DDS開始工作之后，在fc作用下，相位累加器將頻率控制字K與上一次累加結(jié)構(gòu)進行累加保存，其輸出為二進制相位碼，用于對波形存儲器的尋址，在溢出之前，相
儀表技術(shù)與傳感器 2019年8期2019-09-10
- 基于FPGA的DDFS信號發(fā)生器設(shè)計
FS主要由相位累加器、波形存儲器、D/A轉(zhuǎn)換器、低通濾波器組成[4]。相位累加器由N位加法器和N位寄存器構(gòu)成。在系統(tǒng)時鐘作用下,相位累加器中的加法器將頻率控制字與累加寄存器輸出的相位數(shù)據(jù)進行累加，并將得到的相位數(shù)據(jù)輸入累加器的輸入端，以便在每一個時鐘到來時與頻率控制字線性累加。相位累加器根據(jù)得到的相位碼對波形存儲器進行尋址，經(jīng)查找表找出波形存儲器里的波形采樣值。輸出的數(shù)字信號經(jīng)過D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬信號。DAC輸出信號實際上是階梯模擬信號,需在D/A轉(zhuǎn)換
自動化儀表 2019年2期2019-05-16
- 基于動態(tài)累加器的去中心化加密搜索方案
汪漪?基于動態(tài)累加器的去中心化加密搜索方案張琰1,2，王瑾璠1,2，齊竹云2，楊镕瑋1,2，汪漪1,2（1. 南方科技大學(xué)未來網(wǎng)絡(luò)研究院，廣東 深圳 518055； 2. 鵬城實驗室網(wǎng)絡(luò)通信研究中心，廣東 深圳 518055）近年來區(qū)塊鏈技術(shù)取得廣泛關(guān)注，涌現(xiàn)出眾多基于區(qū)塊鏈技術(shù)的新型應(yīng)用，其中以StorJ、Filecoin為代表的去中心化存儲應(yīng)用取得了較好的市場反響。對比傳統(tǒng)中心化存儲，去中心化存儲為用戶提供了全新的數(shù)據(jù)存儲思路，令用戶在獲得更好的服務(wù)伸
網(wǎng)絡(luò)與信息安全學(xué)報 2019年2期2019-04-22
- 基于實時計算的雷達波形發(fā)生器
用32 bit累加器，支持高達400 MHz的波形輸出[5]，AD9914支持輸出的最高點頻可達[6]1.5 GHz。但是，這類方法受限于DDS 芯片本身的參數(shù)限制，工作頻率不夠高，無法適應(yīng)新型復(fù)雜波形的需求。而使用通用高速DA 加FPGA 實現(xiàn)DDS 功能的架構(gòu)具有更強的可編程能力，使用靈活方便，越來越多地被采用。文獻[7]采用直接存儲方式將波形預(yù)先生成好并進行預(yù)存，這種方式理論上可以產(chǎn)生任意復(fù)雜波形且不存在失真，但是當波形時寬較大時占用存儲資源過多，而
現(xiàn)代電子技術(shù) 2019年7期2019-04-13
- 單片機的中斷現(xiàn)場保護
寄存器，特別是累加器、狀態(tài)寄存器等等，中斷服務(wù)程序是屬于一種處理突發(fā)性事件的程序，在正常運行程序任意時刻都可以插入進來的程序。所以，在進入中斷程序時，可能累加器保存著數(shù)據(jù)，這時中斷程序也要用累加器，如果不保存，到退出中斷時，原來的數(shù)據(jù)已經(jīng)變了，這樣就不知會發(fā)生什么狀況了。本文以義隆電子EM78P451型號單片機為例，說明中斷現(xiàn)場保護實現(xiàn)的方法。在EM78P451的硬件結(jié)構(gòu)中，有3個很重要的特殊功能寄存器，分別為：（1）累加器A。用于內(nèi)部數(shù)據(jù)傳輸。（2）狀態(tài)
電子技術(shù)與軟件工程 2018年8期2018-12-25
- 基于DDS技術(shù)的多功能信號源設(shè)計
位控制字，相位累加器，查詢表、DA轉(zhuǎn)換器和LPF構(gòu)成[11-12]。參考時鐘由高穩(wěn)定度晶體振蕩器或時鐘源產(chǎn)生，作用是控制DDS各組成電路同步協(xié)調(diào)工作；相位累加器由加法器和相位寄存器組成，相位累加器是DDS系統(tǒng)中最重要的，其類似一個計數(shù)器，在參考時鐘控制下，對頻率控制字進行連續(xù)線性相位累加，合成信號的相位即相位累加器輸出數(shù)據(jù)，DDS輸出信號頻率即相位累加器溢出頻率；正弦查詢表是一個可編程只讀存儲器，用于存儲一周期的波形幅值；相位控制字控制輸出信號初始相位，把
西昌學(xué)院學(xué)報（自然科學(xué)版） 2018年3期2018-10-19
- 核磁共振測井儀高壓發(fā)射控制時序設(shè)計與應(yīng)用
控制字改變相位累加器的累加速度,得到不同相位累加值,再取樣不同的相位累加值作為地址,對存儲波形ROM進行尋址,得到與相位累加值對應(yīng)的幅度序列,經(jīng)D/A轉(zhuǎn)換器進行數(shù)模轉(zhuǎn)換,利用低通濾波器進行高頻濾波處理,即可產(chǎn)生所需頻率的波形信號。由于核磁共振測井儀工作頻率一般為500～800 kHz,DDS輸出的最高頻率不能超過時鐘頻率的40%,時鐘頻率設(shè)為22.5 MHz,能夠滿足核磁共振測井儀工作頻率要求。頻率控制字K由相位累加器的位數(shù)n、時鐘頻率fc和合成輸出信號頻
測井技術(shù) 2018年3期2018-07-10
- 面向心電信號的低功耗壓縮感知電路設(shè)計*
據(jù)，確定電路中累加器的位數(shù)即壓縮數(shù)據(jù)的位數(shù)，避免使用冗余寄存器，以減少電路功耗、提高數(shù)據(jù)的CF，降低了發(fā)射模塊的功耗。采用貝葉斯學(xué)習(xí)算法[9]對壓縮數(shù)據(jù)進行重構(gòu)以驗證所設(shè)計電路的功能。1 基于CS系統(tǒng)框架在CS理論中[10]，用一個M×N維觀測矩陣Φ將待壓縮的N維心電信號f投影到一個低維的測量空間上，得到壓縮后的M維壓縮信號y(M?N)y=Φf=ΦΨx=ACSx(1)式中Ψ為稀疏基；x為f在稀疏基下的稀疏表示，ACS=ΦΨ稱為CS矩陣。由于M?N，式(1)
傳感器與微系統(tǒng) 2018年6期2018-06-05
- 基于FPGA精插補方法改進
同步時鐘將脈沖累加器Sum清零，在以后的每個FPGA時鐘將累加器的值加上插補周期需要輸出的脈沖數(shù)Pulse，然后判斷累加器的值是否超出插補周期內(nèi)FPGA的時鐘周期數(shù)Clocks/ 2，若是則產(chǎn)生一個脈沖的上升沿，如果累加器的值超出Clocks，則產(chǎn)生一個下降沿輸出，同時將Sum值減去Clocks。這樣在一個插補周期內(nèi)累加器的累加值每次累加Pulse，共計累加了Clocks次，在不考慮溢出的情況下總的累加值為Sum=Pulse×Clocks(2)由此可以算出
制造技術(shù)與機床 2018年5期2018-06-02
- DDS雜散的分析與仿真
鐘到來時，相位累加器就會結(jié)合頻率指定的輸入數(shù)據(jù)進行有規(guī)律的累加操作，然后再將累加的結(jié)果作為正弦波波形存儲器的地址輸入，這一操作即是將相位信息變化成數(shù)字幅度信息的過程。存儲器的輸出信息作為數(shù)模轉(zhuǎn)換器(DAC)的輸入信號，即可將數(shù)字化的信號轉(zhuǎn)換成模擬信號，再經(jīng)由低通濾波器除去高頻噪聲信號，從而得到盡可能純凈的正弦波信號。圖1 DDS基本原理結(jié)構(gòu)若累加器以K點為步長，正弦波存儲器的位數(shù)為N，則產(chǎn)生的信號頻率和周期分別為：fo=K·fc/2N(1)To=Tc·2N
艦船電子對抗 2018年1期2018-05-04
- Fpga的信號發(fā)生器設(shè)計原理
件電路一般分為累加器，rom查找表，外圍電路包括高速DAC轉(zhuǎn)換模塊和低通濾波器，其中的關(guān)鍵主要是關(guān)于ROM的地址產(chǎn)生，從而查找出相應(yīng)的值。最后產(chǎn)生的正弦波形完全滿足開始設(shè)定的頻率，而且精度高，可操作性強。關(guān)鍵詞：FPGA ；累加器 ； ROM查找表 ；外圍電路引言：現(xiàn)代通信技術(shù)迅速發(fā)展，在許多醫(yī)學(xué)、工業(yè)、科研等眾多領(lǐng)域，都需要信號產(chǎn)生滿足需要的信號，如正弦波、三角波、鋸齒波等。現(xiàn)在用傳統(tǒng)上用振蕩器產(chǎn)生的正弦波形不靈活，所以現(xiàn)在來闡述一種基于Fpga 快速產(chǎn)
科學(xué)與財富 2018年33期2018-01-02
- 用FPGA實現(xiàn)儀表用DDS信號源的ASIC設(shè)計*
。它主要由相位累加器、相位寄存器、 加法器、正弦查找表、D/A轉(zhuǎn)換器及濾波電路構(gòu)成[8]。每來一個時鐘信號，相位累加器中的值便與頻率控制字M相加，得到當前的相位值(ROM地址)。如果記數(shù)大于2N，則自動溢出；LUT(查找表)是一個波形幅度量化數(shù)據(jù)存儲器(ROM), 實現(xiàn)相位到幅度的轉(zhuǎn)換。相位累加器的輸出作為LUT的地址, LUT根據(jù)相位累加器的輸出(地址)讀出幅度信號, 送到D /A轉(zhuǎn)換器中轉(zhuǎn)換為模擬量, 最后通過濾波器輸出一個平滑的模擬信號。頻率控制字越
單片機與嵌入式系統(tǒng)應(yīng)用 2017年11期2017-11-24
- 淺談VB循環(huán)程序中變量設(shè)置的教學(xué)設(shè)計
——多種方法求解麥子數(shù)目
置2.程序清單累加器為：0，計數(shù)器為第一項的值：1（二）算法設(shè)計二在上述算法一的設(shè)計中，我們考慮到了每一個格子中的麥粒數(shù)目是成等比級數(shù)的遞增，但是，同時我們也考慮到對于前后格子中的麥粒數(shù)目的表達式中，等比級數(shù)的指數(shù)是一個等差數(shù)列。1.程序清單一：累加器為0：S=0計數(shù)器為1：I=12.程序清單二：累加器為0：S=0計數(shù)器為0：I=03.程序清單三：累加器為1：S=1計數(shù)器為0：I=04.程序清單四：累加器為1：S=1計數(shù)器為1：I=1三、結(jié)束語綜上所述，循
衛(wèi)星電視與寬帶多媒體 2017年11期2017-06-20
- 基于霍夫變換的工位點識別算法設(shè)計與實現(xiàn)
的方法，用二維累加器替代復(fù)雜的三維累加器，從而降低了時間復(fù)雜度和空間復(fù)雜度，提高了算法的效率。實驗結(jié)果表明，本算法能夠準確的定位PCB板的工位點，可以較好的運用在插件機器人的插件過程中。關(guān)鍵詞：視覺定位；累加器；霍夫變換；圖像金字塔中圖分類號：TP391.41 文獻標識碼：A 文章編號：2095-1302（2016）08-00-040 引 言插件機利用機器視覺技術(shù)將一些有規(guī)則的電子元器件自動標準地插裝在印制電路板導(dǎo)電通孔內(nèi)的機械設(shè)備中[1]。工位點識別算法
物聯(lián)網(wǎng)技術(shù) 2016年8期2016-12-02
- 基于單片機的低頻信號發(fā)生器的設(shè)計
中主要包括相位累加器、正弦計算器、數(shù)模轉(zhuǎn)換器和低通濾波器[2]。相位累加器根據(jù)頻率控制寄存器裝載的用戶輸入的頻率控制碼在每個時鐘周期內(nèi)進行相位累加，得到一個相位值；正弦計算器則對該相位值計算數(shù)字化正弦波幅度（芯片一般通過查表得到）。DDS芯片輸出的一般是數(shù)字化的正弦波，因此還需經(jīng)過高速D/A轉(zhuǎn)換器和低通濾波器才能得到一個可用的模擬頻率信號。DDS技術(shù)產(chǎn)生正弦信號波形原理圖如圖2.1所示[3]。DDS的工作過程為：在時鐘FC的作用下，相位累加器對頻率控制字F
電子制作 2016年20期2016-04-18
- 基于FPGA的并行DDS結(jié)構(gòu)設(shè)計?
的結(jié)構(gòu),在相位累加器中結(jié)合了流水線結(jié)構(gòu),相幅轉(zhuǎn)換過程中將相位分為粗調(diào)和細調(diào)兩個部分,粗調(diào)仍用ROM實現(xiàn),細調(diào)則利用角度旋轉(zhuǎn)的方法迭代。這樣,在提高輸出頻率、保證無雜散動態(tài)范圍的同時也擴大了頻譜寬度。1 基本原理DDS具體結(jié)構(gòu)如圖1所示,包括相位累加器(PA)、相幅轉(zhuǎn)化器(SCMF)、數(shù)模轉(zhuǎn)換器(DAC)和低通濾波器(LPF)。N位相位累加器是由加法器和寄存器組成,頻率控制字K控制每次加法器步長,當其和大于2N時溢出,完成一個周期。相幅轉(zhuǎn)換器最初是利用查找表
雷達科學(xué)與技術(shù) 2016年2期2016-01-10
- 用于時間延遲積分型圖像傳感器的流水采樣列級運放共享累加器*
樣列級運放共享累加器*夏 雨,姚素英,聶凱明,徐江濤*(天津大學(xué)電子信息工程學(xué)院,天津 300072)提出了一種適用于TDI-CIS(時間延遲積分CMOS圖像傳感器)的模擬域流水采樣列級運放共享累加器結(jié)構(gòu)。提出的這種模擬累加器結(jié)構(gòu)應(yīng)用流水采樣結(jié)構(gòu)在不改變運放速率的前提下,將累加器的速率提升為傳統(tǒng)累加器的2倍;采用積分電容列運放共享技術(shù)將n級TDI-CIS所需的運放個數(shù)減少至采用傳統(tǒng)累加器所需個數(shù)的1/n。分析了流水采樣累加器結(jié)構(gòu)的原理以及輸出噪聲。使用標準
傳感技術(shù)學(xué)報 2015年3期2015-05-08
- 基于DDS芯片AD9852的雷達回波模擬器設(shè)計
字K來改變相位累加器(位數(shù)為N)的相位累加速度，然后在固定時鐘的控制下取樣，取樣得到的相位值(取相位累加器的高M位)通過相位幅度(ROM查詢表法［2］，即在ROM中存放不同相位對應(yīng)的幅度序列，然后相位累加器的輸出對其尋址)。轉(zhuǎn)換得到相位值對應(yīng)的幅度序列，幅度序列通過數(shù)模轉(zhuǎn)換及低通濾波得到余弦波輸出［3］。DDS原理如圖1所示。圖1 DDS原理圖DDS的核心是相位累加器，它由一個N位相位加法器和一個N位相位寄存器組成。每生成一個時鐘脈沖(頻率為fc)，加法器
電子科技 2014年3期2014-12-18
- 基于FPGA的信號發(fā)生器在分頻器檢測上的應(yīng)用
頻率控制字，即累加器模塊每次累加的步進值；fc為外部參考時鐘信號的頻率；N為相位累加器位數(shù)，當累加器位數(shù)為N時，可以讀取2N個存儲單元中的數(shù)據(jù)，此時一個正弦波的一個周期最多可以劃分成2N個抽樣點。FPGA輸出的正弦波頻率f=Fcw×fc/2N，根據(jù)此公式可計算出所需頻率正弦波的頻率控制字大小、按鍵顯示所選正弦波頻率和數(shù)碼管顯示正弦波頻率。正弦波信號產(chǎn)生模塊由移位寄存器、累加器模塊和正弦波查找模塊構(gòu)成。通過正弦波產(chǎn)生模塊產(chǎn)生正弦波的數(shù)字量，再經(jīng)過AD轉(zhuǎn)換得到
化工自動化及儀表 2014年2期2014-08-02
- 基于FPGA的任意波形發(fā)生器設(shè)計探究
結(jié)構(gòu)原理圖相位累加器是 DDS技術(shù)的核心，它的作用就和一個計數(shù)器相似，當一個時鐘信號到來，就可以使相位累加器的輸出得到增加，增加的是一個步長的相位增加量，如圖1，頻率控制字決定了相位增加量的大小.在儲存器中有通過數(shù)據(jù)表形式保存的信號波形相位，它包含著相位信息，也就是待產(chǎn)生信號的一個周期的幅度.相位累加器中輸出信號的信息可以從數(shù)據(jù)表中讀出，這種信息是當前相位累加器輸出信號相位值對應(yīng)的幅度數(shù)據(jù)，并將這種數(shù)據(jù)通過DAC的轉(zhuǎn)換功能變成模擬信號波形進行輸出，相位累加
赤峰學(xué)院學(xué)報·自然科學(xué)版 2014年15期2014-07-19
- 基于DDS技術(shù)的Loran-C信號源的雜散信號抑制的分析與實現(xiàn)
基準時鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器和低通濾波器（LPF）。在每一個時鐘周期，頻率累加器對輸入信號進行累加運算，產(chǎn)生頻率控制數(shù)據(jù)。相位累加器由位全加器和位累加寄存器級聯(lián)而成，對代表頻率的二進制碼進行累加運算，通過反饋電路，產(chǎn)生累加結(jié)果。位相位累加器與其反饋值進行累加，將其結(jié)果輸出的高位數(shù)據(jù)作為波形存儲器（ROM）的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值（二進制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換，讀出的波形數(shù)
時間頻率學(xué)報 2014年1期2014-06-21
- 基于DDS技術(shù)相位可調(diào)的低頻信號源硬件實現(xiàn)
，主要包括相位累加器和波形查找表.以單片機為控制芯片，產(chǎn)生頻率控制字和相位控制字傳送給CPLD，可大幅減輕對單片機速度的要求.DDS；單片機；CPLD；低頻信號源；相位調(diào)節(jié)1 引言在科學(xué)研究、生產(chǎn)實踐中，常常需要產(chǎn)生穩(wěn)定的重復(fù)波形，如正弦波或者方波.在許多情況下，要求產(chǎn)生波形的頻率穩(wěn)定，能夠準確調(diào)節(jié)，還要求能夠產(chǎn)生多路輸出信號，這些信號之間的相位保持確定的關(guān)系[1].目前使用的信號發(fā)生器絕大部分都是由模擬電路構(gòu)成，這會使頻率達數(shù)百兆赫茲，在高頻范圍內(nèi)其頻率
赤峰學(xué)院學(xué)報·自然科學(xué)版 2014年4期2014-04-19
- 虛擬小信號高速采集＆數(shù)據(jù)累加器系統(tǒng)設(shè)計
高速采集＆數(shù)據(jù)累加器應(yīng)用在分布式光纖傳感器系統(tǒng)中，是其重要的數(shù)據(jù)采集處理設(shè)備.1 硬件電路設(shè)計虛擬小信號高速采集＆數(shù)據(jù)累加器是基于虛擬儀器設(shè)計原理，利用計算機的控制接口實現(xiàn)數(shù)據(jù)采集管理與控制，系統(tǒng)由電路設(shè)計和計算機軟件設(shè)計兩部分組成.電路設(shè)計分三部分即：模擬前置電路與AD轉(zhuǎn)換電路、可編程邏輯控制電路、計算機接口電路.虛擬小信號高速采集＆數(shù)據(jù)累加器電路設(shè)計原理框圖如圖1所示.圖1 原理框圖1.1 模擬前置電路與AD轉(zhuǎn)換電路模擬前置電路與AD轉(zhuǎn)換電路如圖2所示
赤峰學(xué)院學(xué)報·自然科學(xué)版 2013年24期2013-08-06
- 一種基于虛擬儀器技術(shù)的任意波形發(fā)生器
基準時鐘、相位累加器、波形存儲器、D/A轉(zhuǎn)換器和低通濾波器(LPF)[3]。每來一個時鐘脈沖fclk，就送入相位累加器一個頻率控制字X。相位累加器包括一個N位加法器和一個累加寄存器，N位加法器將頻率控制字X與相位累加寄存器寄存輸出的累加相位數(shù)據(jù)相加，把X與反饋的累加器輸出端的相位數(shù)據(jù)之和再次送至累加寄存器的輸入端。而相位累加器模塊中的累加寄存器在上一系統(tǒng)時鐘信號周期作用下一方面將已經(jīng)存儲在寄存器中的相位數(shù)據(jù)反饋到相位累加器中加法器的其中一個輸入端，以便加法
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2013年18期2013-03-11
- 一種新型delta-sigma小數(shù)分頻器的FPGA實現(xiàn)
結(jié)構(gòu)與一級相位累加器的數(shù)學(xué)模型是一致的，因此可以用一級累加器來實現(xiàn)單環(huán)△-∑調(diào)制器，累加器模型如圖2所示。圖2 一級累加器模型令累加器位數(shù)為 n bit，同理，f（k）表示分頻比的小數(shù)部分，y（k）為累加器溢出值，溢出為1，否則為0，e（k）為累加值。 一級相位累加器作為單環(huán) △-∑調(diào)制器對其自身量化誤差e（k）具有一定的濾波作用，但十分有限，通常會采用高階MASH結(jié)構(gòu)以克服量化誤差。MASH1-2-1結(jié)構(gòu)是在三級MASH結(jié)構(gòu)的基礎(chǔ)上加以改進的結(jié)構(gòu)，量化器
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2013年5期2013-02-21
- 基于CORDIC算法的高速ODDFS電路設(shè)計
FS電路由相位累加器、相位加法器、相位幅值轉(zhuǎn)化器、CORDIC處理單元4個基本模塊構(gòu)成，結(jié)構(gòu)如圖3所示。圖3 ODDFS電路結(jié)構(gòu)圖Fig.3 Structure diagram of ODDFScircuit相位累加器是ODDFS電路的核心，在參考時鐘作用下對頻率控制字不斷進行線性累加，當累加器輸出溢出時，就完成一個周期。累加器的輸出數(shù)據(jù)代表了正余弦曲線的相位。相位加法器通過改變相位控制字可以控制輸出信號的相位，相位累加器的輸出與相位控制字的代數(shù)和作為相位
電子設(shè)計工程 2013年2期2013-01-18
- 基于FPGA的DDS設(shè)計與實現(xiàn)
參考時鐘、相位累加器、相位調(diào)制器、波形查找表、D/A轉(zhuǎn)換器以及低通濾波器（LPF）組成。DDS的原理如圖1。圖1 DDS的原理圖其中K為頻率控制字，P為相位控制字，W為波形控制字。設(shè)參考時鐘頻率為fc，相位累加器的字長為N，相位調(diào)制器的字長、波形ROM查找表以及D/A轉(zhuǎn)換器的字長為M，N位相位累加器在參考時鐘CLK作用下，頻率控制字K累加，溢出后截斷高M位與相位控制字P相累加，累加結(jié)果作為波形ROM查找表的輸入地址，對波形進行尋址。ROM的輸出幅度碼經(jīng)過D
鐵路計算機應(yīng)用 2012年3期2012-11-29
- 一種新型的數(shù)字積分圓弧插補方法的研究*
由函數(shù)寄存器、累加器（余數(shù)寄存器）和與門組成。其工作過程為每隔時間t發(fā)出1個脈沖，與門打開1次，將函數(shù)寄存器中的函數(shù)值送累加器中累加1次，當累加和超過累加器的容量時，便發(fā)出溢出脈沖，這樣累加過程中產(chǎn)生的溢出脈沖總數(shù)就是所求的積分值。插補器控制刀具以1個脈沖為單位向前前進。脈沖插補法的計算簡單，用加減法即可實現(xiàn)，每個插補循環(huán)占用時間短?？梢詫崿F(xiàn)1次、2次、甚至是高次曲線的插補（只要曲線的切線方向容易求得，就可利用該方法進行插補），也可實現(xiàn)多坐標聯(lián)動控制。但是
制造技術(shù)與機床 2012年5期2012-10-23
- 基于FPGA的直接數(shù)字頻率合成器設(shè)計
要實現(xiàn)的是相位累加器和波形存儲器的功能。DDS模塊主要是由相位累加器、波形存儲器ROM、數(shù)/模轉(zhuǎn)換器DAC和低通濾波器組成［4］。2 接口電路的設(shè)計接口電路的設(shè)計就是使用增強性并口(EPP)［5］所提供的 nWrite、nDstrobe 和 nAstrobe 控制信號線，進行一定的組合邏輯產(chǎn)生計算機所需要的應(yīng)答信號nWait，以及按照系統(tǒng)設(shè)計的要求，組合出數(shù)據(jù)寫信號 DWR和地址寫信號 AWR。總線收發(fā)器74LS245的DIR信號線是由 nWrite來控制
電氣電子教學(xué)學(xué)報 2012年5期2012-08-16
- 基于FPGA的高精度數(shù)字移相信號發(fā)生器的設(shè)計
DS主要由相位累加器、波形查找表ROM、D/A轉(zhuǎn)化器和低通濾波器等部件組成，其原理框圖如圖1所示。圖中，相位累加器在系統(tǒng)時鐘的控制下以步長K作線性累加，其輸出端可對波形查找表ROM尋址，波形查找表輸出相應(yīng)的波形數(shù)據(jù)，然后波形數(shù)據(jù)依次經(jīng)過數(shù)模轉(zhuǎn)換器和低通濾波器，最后輸出平滑連續(xù)的波形。設(shè)相位累加器的字長為N，頻率控制字為K，系統(tǒng)的時鐘頻率為fc，則DDS系統(tǒng)輸出波形的頻率fout為：頻率分辨率Vf為：當系統(tǒng)時鐘頻率fc固定不變時，DDS的頻率分辨率Vf完全由
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2012年18期2012-08-15
- C54x系列DSP的快速雙精度平均算法實現(xiàn)
有兩個40位的累加器，分別稱為A和B。兩個累加器都支持雙精度指令。C54x系列DSP累加器A和B框圖[2]如圖1所示。圖1 DSP累加器A和B框圖16位DSP累加器裝載的臨時數(shù)據(jù)如果數(shù)值大于0xFFFFFFFF，就會產(chǎn)生溢出錯誤;而16位DSP存儲器裝載的數(shù)據(jù)如果數(shù)值大于0xFFFF，就會產(chǎn)生溢出錯誤[3]。以往基于DSP處理器SUBC指令的多字除法算法大多采用若干單字除法組合的方法[4]，操作比較繁雜，沒有利用SUBC指令支持雙精度除法的功能。筆者分兩步
武漢理工大學(xué)學(xué)報（信息與管理工程版） 2012年2期2012-08-01
- 基于FPGA的數(shù)字頻率合成器設(shè)計與實現(xiàn)
基準時鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器和LPF(Low Phase Filter，低通濾波器)。DDS的具體工作過程如圖1所示。N位相位累加器由N位加法器和N位累加寄存器組成。每來一個時鐘脈沖，N位加法器將頻率控制字K與N位累加寄存器輸出的累加相位數(shù)據(jù)相加，并把相加后的結(jié)果送至累加寄存器的輸入端。累加寄存器一方面將上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，使加法器在下一時鐘的作用下繼續(xù)與頻率控制字K相加;另一方
山西電子技術(shù) 2012年2期2012-07-17
- 基于FPGA的DDS IP核設(shè)計
組成部分。相位累加器包含一個加法器和一個相位寄存器，每來一個時鐘脈沖，加法器就將頻率控制字與相位寄存器中的數(shù)據(jù)相加。相位寄存器可以將加法器在上一個時鐘作用后產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，使加法器在下一個時鐘的作用下繼續(xù)將相位數(shù)據(jù)與頻率控制字相加。這樣，相位累加器在參考時鐘的作用下進行線性相位累加。當相位累加器達到上限時，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是合成信號的一個周期，累加器的溢出頻率也就是DDS的合成信號頻率。相位控制字用來
電子設(shè)計工程 2012年5期2012-07-13
- 基于FPGA的直接數(shù)字頻率合成器的優(yōu)化設(shè)計
于流水線結(jié)構(gòu)的累加器和基于波形對稱的ROM優(yōu)化設(shè)計，并在開發(fā)軟件Quartus II上仿真，驗證了優(yōu)化設(shè)計的正確性。不僅提高了系統(tǒng)的運算速度，而且也節(jié)省了硬件資源。FPGA；DDS；流水線結(jié)構(gòu)；仿真1.引言隨著科技的飛速發(fā)展，對信號發(fā)生器的要求越來越高，傳統(tǒng)分立式模擬電路來難滿足[1]。直接數(shù)字頻率合成法（Direct Digital Frequency Synthesis簡稱DDFS或DDS）具有頻率穩(wěn)定度高、分辨率高、切換時間短、相位變化連續(xù)、易于實現(xiàn)
電子世界 2012年18期2012-07-12
- 用查表法實現(xiàn)數(shù)控振蕩器的ASIC設(shè)計
控制字寄存器、累加器、加法器、鎖存器等。3.2 設(shè)計實例3.2.1 功能框圖該電路可以在WRN、CSN及ADDR總線的控制下，將DATA總線上的數(shù)據(jù)置入48位數(shù)據(jù)緩沖器中，在LDSTB下降沿的時候通過CLOCK將緩沖器中的數(shù)據(jù)每4位為1個單位，分12個節(jié)拍鎖入鎖存器中，累加器每次將最新的結(jié)果和鎖存器中的數(shù)據(jù)相加，輸出最高的13位結(jié)果，然后根據(jù)電路外部SIN和TWO兩個控制線的狀態(tài)輸出相應(yīng)數(shù)字格式的正余弦波。圖2 48位NCO的功能框圖3.2.2 頻率控制字
電子與封裝 2012年8期2012-07-02
- 寬帶DDS設(shè)計與實現(xiàn)
率加法器、相位累加器、相位加法器、相位／幅度轉(zhuǎn)化器、數(shù)／模（D／A）轉(zhuǎn)換器和濾波器組成。原理框圖如圖1所示。頻率加法器對頻率控制字K0和頻率調(diào)諧字ΔK進行加法運算。當ΔK＝0時，產(chǎn)生單點頻信號；當△K≠0時，頻率加法器用來實現(xiàn)各種頻率調(diào)制功能。頻率控制字K和基準時鐘信號決定DDS的輸出頻率，如下式所示：圖1 DDS原理框圖式中：FOUT為輸出信號的頻率；L為相位累加器的位數(shù)；K為L位頻率控制字；FCLKIN為基準時鐘頻率。相位累加器由加法器和寄存器組成，它
艦船電子對抗 2012年4期2012-04-26
- 基于FPGA的DDS波形信號發(fā)生器的設(shè)計
ator）相位累加器與1 DDS功能模塊實現(xiàn)圖1 系統(tǒng)功能框圖Fig.1 Function structure diagram of DDSPAC（phase-to-amplitude converter）相幅轉(zhuǎn)換器組成。PA在每個時鐘采樣點增加一定的頻率控制值輸出相位控制字。PAC使用PA輸出的相位控制字索引波形查找表，輸出對應(yīng)采樣點的幅度值。根據(jù)DDS的組成及工作原理，通過FPGA實現(xiàn)的DDS功能框圖如圖2所示。其中K為頻率控制字、P為相位控制字、fc
電子設(shè)計工程 2012年24期2012-01-18
- TDI型CMOS圖像傳感器時序控制設(shè)計與實現(xiàn)*
題。像素陣列和累加器的配合時序、列級ADC的控制時序、I2C總線的參數(shù)控制與模擬部分結(jié)合可完成多級長線陣TDI CMOS圖像傳感器的設(shè)計。1 工作原理TDI CMOS圖像傳感器架構(gòu)示意圖如圖1所示，以面陣實現(xiàn)線陣掃描的功能，通過沿掃描方向的行滾筒式曝光方式(along-track-rolling)，有源像素輸出信號經(jīng)過像素內(nèi)源極跟隨器驅(qū)動累加器，信號經(jīng)過128次累加后輸出給列級ADC，并量化輸出，相關(guān)控制信號通過I2C進行控制和輸出。圖1 系統(tǒng)架構(gòu)示意圖2
傳感技術(shù)學(xué)報 2011年12期2011-10-20
- 基于DDS的正弦波信號發(fā)生器的設(shè)計★
DDS是以相位累加器為核心的,它由一個N位字長的二進制加法器和一個N位寄存器組成,作用是對頻率轉(zhuǎn)換字(w )進行線性累加; 正弦查找表中所對應(yīng)的是一張函數(shù)波形查尋表, 對應(yīng)不同的相位碼址輸出不同的幅度編碼。相位累加器累加輸出的序列對查找表尋址,得到一系列離散的幅度編碼。該幅度編碼經(jīng)D/A轉(zhuǎn)換后得到對應(yīng)的階梯波,最后經(jīng)低通濾波器平滑后可得到所需的模擬波形。相位累加器在基準時鐘的作用下,進行線性相位累加, 當相位累加器加滿時就會產(chǎn)生一次溢出,這樣就完成了一個周
電子測試 2011年8期2011-08-07
- 帶有小數(shù)補償?shù)牡皖l數(shù)控振蕩器及其基于FPGA的實現(xiàn)
響，提出在相位累加器中加入小數(shù)部分補償，以使降低信號頻率門限值和提高輸出的準確性。最后采用FPGA（現(xiàn)場可編程門陣列）實現(xiàn)了帶有小數(shù)補償?shù)腘CO，在兼顧硬件資源的同時優(yōu)化了系統(tǒng)性能，另外通過仿真驗證了這種方法的可行性。數(shù)控振蕩器（NCO）；查找表；雜散特性；頻率控制字；現(xiàn)場可編程門陣列（FPGA）數(shù)控振蕩器（NCO）的目標就是產(chǎn)生一個理想的正弦波，更確切地說是產(chǎn)生一定范圍內(nèi)頻率可變的正弦波。NCO是直接數(shù)字頻率合成不可缺少的模塊，在軟件無線電中起著重要的作
時間頻率學(xué)報 2011年2期2011-06-30
- 基于DDS的勵磁恒流源設(shè)計
基本部件:相位累加器;相位－幅度變換器，即正弦查表ROM;D/A轉(zhuǎn)換器和適當?shù)臑V波器等濾波器［2］。相位累加器是DDS系統(tǒng)的核心是相位累加器，它由一個加法器和一個相位寄存器組成，相位累加器在參考時鐘的作用下，按頻率控制字為步長不斷累積，累加結(jié)果產(chǎn)生遞增的傳遞給正弦查表ROM。正弦查詢表中存儲了一個周期正弦波在各相位點對應(yīng)數(shù)字幅度信息。由于相位累加器的輸出連接在波形存儲器(ROM)的地址線上，因此其輸出的改變就相當于進行查表。這樣就可把存儲在波形存儲器內(nèi)的波
電子科技 2011年6期2011-04-23
- 一種基于中點畫圓算法的改進Hough變換檢測圓方法
變換；圓檢測；累加器投票直線、圓（圓弧）及橢圓等平面曲線是構(gòu)成機械零件圖像的主要元素。在機械零件二維幾何特征檢測工作中，首先要進行機械零件圖像的邊緣檢測，在獲取圖像邊緣離散點信息后，再進行直線、圓（圓弧）、橢圓或其它平面曲線等幾何特征的檢測。其中，圓形特征檢測無疑是機械零件二維幾何特征檢測的重要內(nèi)容。Hough變換是目前應(yīng)用較為廣泛的圓檢測方法，該方法最大特點是可靠性高，在噪聲、變形、甚至部分區(qū)域丟失的狀態(tài)下仍能取得理想的結(jié)果[1]，但直接采用Hough變
圖學(xué)學(xué)報 2010年6期2010-09-25
- 基于FPGA的正弦信號發(fā)生器設(shè)計
溢出的L位相位累加器產(chǎn)生正弦函數(shù)的相位變量。相位累加器每溢出一次，就代表正弦波形的一個周期。相位累加器輸入的頻率控制字Fin控制生成的正弦波形的頻率，累加器的瞬時相位輸出作為ROM表的地址。ROM表是存有正弦采樣值的存儲器。圖4 傳統(tǒng)的DDS結(jié)構(gòu)基于傳統(tǒng) DDS算法，F(xiàn)in=80 MHz時，為獲得 10 MHz高頻信號，則相位累加器字長為3，ROM表至少存有8個采樣點；為獲得10 Hz低頻信號，相位累加器字長應(yīng)滿足 0.8×107=2L，ROM表的容量應(yīng)為
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2010年12期2010-08-08
- FPGA實現(xiàn)的任意波形發(fā)生器的設(shè)計
控制部分、相位累加器、波形RAM幾個模塊來敘述任意波形發(fā)生器的實現(xiàn)。1.1 控制部分這個部分主要是要解決DDS模塊與單片機的接口問題。在FPGA的實現(xiàn)中，主要設(shè)計了2個模塊，一個是輸入寄存器模塊，為了接收單片機寫入的頻率控制字。另外一個是地址分配模塊，這樣單片機就可以通過不同的地址來選通FPGA各個模塊工作。設(shè)計中DDS采用了32位的相位累加器。這樣對于一個頻率控制字，單片機要分4次分別寫入4個字節(jié)；基于這樣的要求，設(shè)計了輸入寄存器模塊如圖2，這個部分主要
電子設(shè)計工程 2010年10期2010-06-05
- FPGA在雷達信號模擬器中的應(yīng)用
理DDS由相位累加器、只讀存儲器（ROM）、數(shù)模轉(zhuǎn)換器（DAC）和低通濾波器（LPF）組成。DDS的關(guān)鍵部分是相幅轉(zhuǎn)換部分，根據(jù)相幅轉(zhuǎn)換方式的不同，DDS大致可分為兩大類：(1)ROM查詢表法。ROM中存儲有不同相位對應(yīng)的幅度值,相位累加器輸出對應(yīng)的幅度序列，實現(xiàn)相幅轉(zhuǎn)換；(2)計算法。對相位累加器輸出的相位值通過數(shù)學(xué)計算的方法得到對應(yīng)的幅度值,實現(xiàn)相幅轉(zhuǎn)換，這里的計算方法有拋物線近似法、CORDIC法等。對于查詢表法，ROM里存儲了2N個點 (一個周期)
網(wǎng)絡(luò)安全與數(shù)據(jù)管理 2010年6期2010-05-14
- 基于FPGA的數(shù)控振蕩器設(shè)計*
器主要是由相位累加器和波形數(shù)據(jù)產(chǎn)生器兩部分組成。其結(jié)構(gòu)圖如圖1所示。圖1 NCO結(jié)構(gòu)框圖1)相位累加器是NCO的核心,用于實現(xiàn)相位的累加并存儲累加結(jié)果。它由兩個N位加法器和一個N位相位寄存器組成。工作過程如下:當一個時鐘脈沖到來時,加法器將上個時鐘周期內(nèi)寄存器所寄存的值與輸入?yún)?shù)K相加,其和存入寄存器作為相位加法器的當前相位值輸出,若當前相位加法器的值為Σn,經(jīng)過一個時鐘周期后變?yōu)棣瞡+1,則滿足[1]:其中,Σ0為相位加法器的初始相位值。相位寄存器輸出值
艦船電子工程 2010年4期2010-04-26
- 基于FPGA的并行掃頻DDS的實現(xiàn)
，其主要由頻率累加器、相位累加器、相-幅轉(zhuǎn)換器、DAC及相應(yīng)的濾波器（低通或帶通）組成。DDS的工作原理為：對于一個給定的系統(tǒng)工作時鐘fC相位累加器在每一個時鐘上升沿與頻率控制字(K)累加一次，當累加器完成2N(N為累加器的長度)次運算后，相位累加器相當于做了一次模余運算。正弦查找表在每一個時鐘周期內(nèi)，根據(jù)送給ROM的地址取出存儲在ROM表中與該地址對應(yīng)的正弦幅值，最后將該值送給DAC與LPF實現(xiàn)量化幅值到一個純凈的正弦信號間的轉(zhuǎn)換，同時正弦信號的相位及幅
科技傳播 2010年13期2010-01-09
- 可調(diào)小數(shù)分頻合成器曲
鎖相環(huán)小數(shù)分頻累加器中圖分類號:TN91文獻標識碼:A小數(shù)分頻頻率合成技術(shù)是20世紀70年代后期發(fā)展起來的一種新型合成技術(shù)。它能夠協(xié)調(diào)高工作頻率和小頻率間隔之間的矛盾,并且具有輸出噪聲低,抑制寄生邊帶干擾能力強等優(yōu)點,因而應(yīng)用范圍很廣。例如在數(shù)字移動通信系統(tǒng)的設(shè)計過程中,經(jīng)常采用跳頻方法來提高通信系統(tǒng)的抗干擾、抗多徑衰落能力。因而要求快速跳頻系統(tǒng)中的超快速跳頻PLL能夠在幾十微秒(%es)內(nèi)穩(wěn)定到所要求的相位和頻率。為達到此要求可采用由兩個小數(shù)分頻頻率合成
科教導(dǎo)刊 2009年36期2009-07-05
- 基于FPGA的直接數(shù)字頻率合成器的設(shè)計
基本框圖。相位累加器在時鐘fc的控制下以步長FCW作累加,輸出數(shù)字線性相位序列和相位控制字P相加后對相位-幅度轉(zhuǎn)換器尋址,相位-幅度轉(zhuǎn)換器輸出相應(yīng)的正弦離散序列經(jīng)DAC將其轉(zhuǎn)化為階梯模擬電壓波,最后由LPF將其平滑為連續(xù)的正弦信號。圖1DDS的基本框圖三、FPGA上實現(xiàn)的直接數(shù)字頻率合成電路(一)相位累加器。相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。為了提高系統(tǒng)的工作速度,累加器采有流水線結(jié)構(gòu)。本系統(tǒng)在Quartus II中調(diào)lpm_add_sub和
新媒體研究 2009年23期2009-07-01