基于FPGA的直接數(shù)字頻率合成器設(shè)計(jì)

王元華

(齊魯師范學(xué)院物理系，山東濟(jì)南 250200)

直接數(shù)字頻率合成或DDS(Direct Digital Frequeney Synthesis)技術(shù)是近年發(fā)展起來(lái)的一種新的頻率合成技術(shù)［1］。它具有頻率分辨率高、頻率轉(zhuǎn)換速度快、輸出頻率范圍寬、相位變化連續(xù)、輸出波形靈活和易于集成等優(yōu)點(diǎn)［2］。隨著FPGA/CPLD技術(shù)的發(fā)展，DDS系統(tǒng)完全可以用可編程邏輯器件來(lái)實(shí)現(xiàn)，這樣不僅降低了成本，而且設(shè)計(jì)者可以按照自己的需要來(lái)設(shè)計(jì)系統(tǒng)的功能。

1 整體設(shè)計(jì)方案

Cyclone系列FPGA是Altera公司推出的一款低成本、中等密度的現(xiàn)場(chǎng)可編程門陣列產(chǎn)品。它平衡了邏輯、存儲(chǔ)器、鎖相環(huán)和高級(jí)I/O接口，是對(duì)價(jià)格敏感應(yīng)用時(shí)的最佳選擇。本文采用Cyclone系列中的EP1C3T144C8芯片來(lái)設(shè)計(jì)DDS系統(tǒng)以及DDS系統(tǒng)與上位機(jī)的接口部分［3］。EP1C3的內(nèi)部整體設(shè)計(jì)結(jié)構(gòu)如圖1所示。

圖1 EP1C3的內(nèi)部整體設(shè)計(jì)結(jié)構(gòu)圖

從整體上看，EP1C3實(shí)現(xiàn)的功能包括兩部分:接口電路和波形產(chǎn)生電路(DDS模塊)。其中接口電路部分包括數(shù)據(jù)/地址分離模塊、地址譯碼器、邏輯控制模塊和數(shù)據(jù)寄存器等。DDS模塊主要實(shí)現(xiàn)的是相位累加器和波形存儲(chǔ)器的功能。DDS模塊主要是由相位累加器、波形存儲(chǔ)器ROM、數(shù)/模轉(zhuǎn)換器DAC和低通濾波器組成［4］。

2 接口電路的設(shè)計(jì)

接口電路的設(shè)計(jì)就是使用增強(qiáng)性并口(EPP)［5］所提供的 nWrite、nDstrobe 和 nAstrobe 控制信號(hào)線，進(jìn)行一定的組合邏輯產(chǎn)生計(jì)算機(jī)所需要的應(yīng)答信號(hào)nWait，以及按照系統(tǒng)設(shè)計(jì)的要求，組合出數(shù)據(jù)寫信號(hào) DWR和地址寫信號(hào) AWR?？偩€收發(fā)器74LS245的DIR信號(hào)線是由 nWrite來(lái)控制的，當(dāng)nWrite為低電平時(shí)，74LS245的數(shù)據(jù)傳輸方向是從B到A的，此時(shí)進(jìn)行EPP寫操作。

由于EPP并口的地址線和數(shù)據(jù)線共用，所以利用nDstrobe和nAstrobe作為片選信號(hào)來(lái)分離地址和數(shù)據(jù)信號(hào)。并且使用 nWrite和 nDstrobe、nAstrobe分別進(jìn)行“或”運(yùn)算產(chǎn)生數(shù)據(jù)寫 DWR和地址寫AWR信號(hào)，以此來(lái)控制數(shù)據(jù)寄存器和地址譯碼器的工作。地址譯碼器采用3-8譯碼器，它的輸入地址信號(hào)是數(shù)據(jù)/地址線經(jīng)過(guò)數(shù)據(jù)/地址分離模塊后得到的。數(shù)據(jù)/地址分離模塊及地址譯碼器的功能仿真結(jié)果如圖2所示。

圖2 數(shù)據(jù)/地址分離模塊及地址譯碼器的功能仿真圖

3 DDS模塊的設(shè)計(jì)

3.1 相位累加器的設(shè)計(jì)

相位累加器在時(shí)鐘的作用下，對(duì)頻率控制字進(jìn)行累加，其輸出作為ROM的尋址地址，然后進(jìn)行相位－幅度轉(zhuǎn)換得到離散的幅度數(shù)據(jù)，再經(jīng)過(guò)DAC轉(zhuǎn)換和濾波得到模擬信號(hào)。對(duì)頻率控制字進(jìn)行累加，其輸出作為ROM的尋址地址，然后進(jìn)行相位/幅度轉(zhuǎn)換得到離散的幅度數(shù)據(jù)，再經(jīng)過(guò)DAC轉(zhuǎn)換和濾波得到模擬信號(hào)。

為了獲得較高的頻率分辨率，相位累加器的字長(zhǎng)設(shè)計(jì)為32位，同時(shí)為了盡量減少由幅度量化誤差引起的DDS雜散分量，本設(shè)計(jì)采用了分辨率為10位的DAC，即波形存儲(chǔ)器的數(shù)據(jù)寬度是10位的。由于本設(shè)計(jì)使用的是8位數(shù)據(jù)傳輸，所以頻率控制字必須分4次進(jìn)行傳輸，波形數(shù)據(jù)必須分2次進(jìn)行傳輸。

相位累加器由全加器和相位寄存器組成。全加器是相位累加器結(jié)構(gòu)中的關(guān)鍵部分，為了提高相位累加器的工作速度，本文采用了4位超前進(jìn)位加法器來(lái)設(shè)計(jì)全加器。

為了進(jìn)一步提高相位累加器的工作速度，本設(shè)計(jì)采用流水線技術(shù)來(lái)設(shè)計(jì)相位累加器［6］。32位的相位累加器采用8級(jí)4位的流水線結(jié)構(gòu)，其中每一級(jí)的加法器都采用4位超前進(jìn)位加法器結(jié)構(gòu)，寄存器采用帶有異步復(fù)位的D觸發(fā)器DFF來(lái)構(gòu)成。由于采用了8級(jí)流水線，所以數(shù)據(jù)從輸入到輸出要經(jīng)過(guò)8個(gè)4位D觸發(fā)器才能得到運(yùn)算結(jié)果，也就是說(shuō)要經(jīng)過(guò)8個(gè)時(shí)鐘周期后才能得到累加結(jié)果。但由于在每個(gè)時(shí)鐘中都有數(shù)據(jù)輸入到各級(jí)流水線，各級(jí)同時(shí)進(jìn)行累加，并將結(jié)果同時(shí)輸出，因此從總體來(lái)看，完成一個(gè)32位的累加運(yùn)算只需一個(gè)時(shí)鐘周期，從而使得累加速度等于參考時(shí)鐘頻率。相位累加器的功能仿真圖如圖3所示。

圖3 相位累加器的功能仿真圖

由圖可見(jiàn)，在輸入與輸出之間增加了8個(gè)寄存器，并且在高8位輸出端又增加了一個(gè)8位的數(shù)據(jù)寄存器，所以在系統(tǒng)復(fù)位后，要經(jīng)過(guò)9個(gè)時(shí)鐘周期才有數(shù)據(jù)輸出。并且當(dāng)頻率控制字進(jìn)行切換時(shí)，輸入數(shù)據(jù)需要保持9個(gè)時(shí)鐘周期才能刷新頻率控制字，這就降低了頻率轉(zhuǎn)換速率，這也是采用流水線設(shè)計(jì)相位累加器的缺點(diǎn)之一。

3.2 波形存儲(chǔ)器的設(shè)計(jì)

為了增加系統(tǒng)的靈活性，本設(shè)計(jì)采用EP1C3內(nèi)嵌的RAM塊來(lái)實(shí)現(xiàn)波形存儲(chǔ)器的功能［7］。根據(jù)系統(tǒng)的需要，采用Quartus II軟件提供的參數(shù)化RAM模塊LPM_RAM_DQ，LPM_RAM_DQ的輸入與輸出端口分離，讀寫數(shù)據(jù)共用一個(gè)地址端口，并且由于LPM_RAM_DQ讀寫數(shù)據(jù)共用一個(gè)地址端口，所以需要增加一個(gè)2選1的地址選擇器來(lái)選擇LPM_RAM_DQ的地址來(lái)源。圖4給出了波形存儲(chǔ)器的電路原理圖，其中 wavedata［9..0］是10位的波形數(shù)據(jù)，add［7..0］是地址信號(hào)，fre［31..24］是相位累加器輸出的高8位。由于地址信號(hào)經(jīng)過(guò)地址選擇器時(shí)產(chǎn)生了一個(gè)時(shí)鐘周期的延遲，因此為了保證波形數(shù)據(jù)寫入正確的地址單元，將控制信號(hào)寄存器的D2位和波形數(shù)據(jù) wavedata［9..0］用 D觸發(fā)器也延遲一個(gè)時(shí)鐘周期。同時(shí)為了保證系統(tǒng)的同步，所有的時(shí)鐘信號(hào)與系統(tǒng)時(shí)鐘相連。

圖4 波形存儲(chǔ)器的電路原理圖

波形存儲(chǔ)器的功能仿真圖如圖5所示，從圖中可以看出，當(dāng)wren為高電平(即D2為低電平)時(shí)，波形數(shù)據(jù)寫入RAM，此時(shí)輸出端一直為低電平，沒(méi)有數(shù)據(jù)輸出。只有wren為低電平時(shí)，輸出端才有數(shù)據(jù)輸出，并且由于波形數(shù)據(jù)從輸入到輸出需要經(jīng)過(guò)三個(gè)時(shí)鐘周期的延時(shí)，所以波形數(shù)據(jù)經(jīng)過(guò)三個(gè)時(shí)鐘周期后才能輸出。

圖5 波形存儲(chǔ)器的功能仿真圖

3.3 實(shí)驗(yàn)測(cè)試結(jié)果

設(shè)計(jì)完成后，對(duì)設(shè)計(jì)的功能進(jìn)行實(shí)驗(yàn)測(cè)量。圖6給出了頻率為100KHz，幅值為4V的正弦波、方波的輸出波形，其中方波的占空比為50%(實(shí)驗(yàn)結(jié)果均由Tektronix公司的數(shù)字存儲(chǔ)示波器TDS2012測(cè)量所得)。從圖中可以看出，輸出波形的頻率和幅值準(zhǔn)確度高，波形無(wú)明顯失真。

當(dāng)對(duì)不同頻率的正弦波進(jìn)行連續(xù)測(cè)量時(shí)，每次的測(cè)量值和預(yù)置值幾乎相等，在此只取某次的測(cè)量值進(jìn)行分析，測(cè)量數(shù)據(jù)及誤差分析如表1所示。從表中可以看出，頻率穩(wěn)定度達(dá)到了10-5(即10ppm)數(shù)量級(jí)。

圖6 頻率為100KHz、幅值為4V的輸出波形

表1 輸出頻率的數(shù)據(jù)分析

4 結(jié)語(yǔ)

本文介紹了利用FPGA器件設(shè)計(jì)DDS系統(tǒng)的設(shè)計(jì)思想、電路結(jié)構(gòu)和改進(jìn)優(yōu)化方法，從實(shí)驗(yàn)結(jié)果可以看出，采用FPGA器件設(shè)計(jì)DDS系統(tǒng)是可行的。本設(shè)計(jì)尚存在一些問(wèn)題，比如采用EPP并口進(jìn)行數(shù)據(jù)傳輸，限制了波形頻率的切換速度不會(huì)很高，在以后的研究工作中，可以考慮USB串行總線進(jìn)行上位機(jī)和FPGA之間的數(shù)據(jù)通信。

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