基于FPGA的直接數(shù)字頻率合成器的設(shè)計(jì)

肖炎根

[摘要]介紹直接數(shù)字頻率合成的工作原理、設(shè)計(jì)方法以及如何用FPGA來(lái)實(shí)現(xiàn)。為壓縮ROM的容量,系統(tǒng)只存儲(chǔ)0-π/2的采樣值。為降低DDS相位截?cái)嗾`差帶來(lái)的雜散,系統(tǒng)設(shè)置雜散抑制器。利用QuaausⅡ9.0對(duì)系統(tǒng)進(jìn)行仿真,驗(yàn)證設(shè)計(jì)的正確性。

[關(guān)鍵詞]DDSFPGALPM

中圖分類(lèi)號(hào):TP3文獻(xiàn)標(biāo)識(shí)碼:A文章編號(hào):1671-7597(2009)1210090-01

一、引言

直接數(shù)字頻率合成DDS是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)。本文討論了用Altera公司的FPGA(EP2C35F484C6)完成直接數(shù)字頻率合器的設(shè)計(jì)。

二、直接數(shù)字頻率合成的基本原理

圖1為DDS的基本框圖。相位累加器在時(shí)鐘fc的控制下以步長(zhǎng)FCW作累加,輸出數(shù)字線性相位序列和相位控制字P相加后對(duì)相位-幅度轉(zhuǎn)換器尋址,相位-幅度轉(zhuǎn)換器輸出相應(yīng)的正弦離散序列經(jīng)DAC將其轉(zhuǎn)化為階梯模擬電壓波,最后由LPF將其平滑為連續(xù)的正弦信號(hào)。

圖1DDS的基本框圖

三、FPGA上實(shí)現(xiàn)的直接數(shù)字頻率合成電路

(一)相位累加器。相位累加器由N位加法器與N位累加寄存器級(jí)聯(lián)構(gòu)成。為了提高系統(tǒng)的工作速度,累加器采有流水線結(jié)構(gòu)。本系統(tǒng)在Quartus II中調(diào)lpm_add_sub和lpm_dff宏功能模塊,利用MegaWizard Plug-In Manager

編輯來(lái)完成32位相位累加器的設(shè)計(jì)。

(二)雜散抑制器。N位(32位)相位累加器中提取高M(jìn)(12位)位作為ROM的查詢(xún)地址,則舍去了N-M位,這樣就產(chǎn)生了相位截?cái)嗾`差,表現(xiàn)在輸出頻譜上就是雜散分量。為了抑制雜散,系統(tǒng)設(shè)置了雜散抑制器,如圖2所示。加法器中加入隨機(jī)碼發(fā)生器產(chǎn)生的隨機(jī)抖動(dòng)序列,其目的是將一些隨機(jī)數(shù)加在正弦波的相位序列上,打破相位誤差序列的周期性,從而分散雜散功率,達(dá)到提高雜散抑制度的目的。

(三)正弦相位-幅度轉(zhuǎn)換器

正弦相位幅度轉(zhuǎn)換器包含輸入地址轉(zhuǎn)換器、ROM、輸出數(shù)據(jù)轉(zhuǎn)換器三部分組成。利用三角函數(shù)的對(duì)稱(chēng)性,用0-π/2的采樣值通過(guò)變換得到0-2π的采樣值,這樣使得ROM容量減小到原來(lái)的1/4。輸入地址轉(zhuǎn)換器根據(jù)次高位adr[10]的數(shù)值來(lái)判斷地址碼是否需要對(duì)π/2進(jìn)行折疊。輸出數(shù)據(jù)轉(zhuǎn)換器根據(jù)最高位adr[11]的數(shù)值判斷正弦波的相位在一、二象限,還是在三、四象限;判斷是否需要對(duì)輸出數(shù)據(jù)求補(bǔ)。下表概括了次高位與最高位對(duì)ROM的輸入地址與輸出數(shù)據(jù)的轉(zhuǎn)換關(guān)系。ROM的設(shè)計(jì)可在Quartus II中調(diào)用lpm_rom宏功能模塊,利用MegaWizard Plug-In Manager編輯來(lái)完成設(shè)計(jì)。

四、DAC和LPF電路

AD9713B是一款12位的高速數(shù)模轉(zhuǎn)換器DAC,圖3是DAC的電路原理圖。AD9713B的14腳輸出的模擬信號(hào)經(jīng)低LPF將其平滑為連續(xù)的正弦信號(hào)。

圖3DAC的電路原理圖

五、系統(tǒng)的仿真

利用QuaausⅡ9.0對(duì)DDS進(jìn)行時(shí)序仿真,得到仿真時(shí)序圖,如圖4所示。隨著頻率控制字FCW和相位控制字P的加大,兩路輸出信號(hào)的幅度碼的改變?cè)诩哟?兩路輸出信號(hào)相位的改變與相位控制字P相符;從而驗(yàn)證了設(shè)計(jì)的正確性。

圖4DDS的時(shí)序仿真圖

六、結(jié)論

實(shí)驗(yàn)結(jié)果表明:FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器具有頻率分辨率高、頻率切換時(shí)間短、相位變化連續(xù)、成本低、容易實(shí)現(xiàn)對(duì)輸出信號(hào)的多種調(diào)制等優(yōu)點(diǎn)。

參考文獻(xiàn):

[1]潘未莊,一種高速DDS結(jié)構(gòu)及其FPGA實(shí)現(xiàn)[J].計(jì)算機(jī)與數(shù)字工程,2008,36(12):67～69.

[2]黃軍友,基于FPGA的直接數(shù)字頻率合成系統(tǒng)的仿真[J].通信技術(shù),2008,47(11):219～221.