基于實時計算的雷達波形發(fā)生器

祝昇翔，賀志毅，杜 海，熊 坤

（北京遙感設(shè)備研究所，北京 100854）

0 引 言

隨著雷達技術(shù)的不斷進步，干擾和抗干擾技術(shù)這對矛盾在不斷對抗的過程中互相促進，共同發(fā)展。新出現(xiàn)的數(shù)字射頻存儲（DRFM）技術(shù)[1]可以快速接收、存儲和轉(zhuǎn)發(fā)雷達方的發(fā)射波形，對其進行有效的欺騙干擾[2]。為了應(yīng)對這類干擾，低截獲概率雷達通常需要發(fā)射各類復(fù)雜的特殊波形，期望能夠提高目標檢測和識別的概率，同時防止被非合作方截獲和檢測[3-4]。

直接數(shù)字頻率合成器（DDS）采用數(shù)字化方法合成各類波形，具有分辨率高、靈活方便等優(yōu)點。傳統(tǒng)的雷達波形發(fā)生器多采用專用DDS 芯片來實現(xiàn)，例如常用的AD9910 內(nèi)部采用32 bit累加器，支持高達400 MHz的波形輸出[5]，AD9914支持輸出的最高點頻可達[6]1.5 GHz。但是，這類方法受限于DDS 芯片本身的參數(shù)限制，工作頻率不夠高，無法適應(yīng)新型復(fù)雜波形的需求。而使用通用高速DA 加FPGA 實現(xiàn)DDS 功能的架構(gòu)具有更強的可編程能力，使用靈活方便，越來越多地被采用。文獻[7]采用直接存儲方式將波形預(yù)先生成好并進行預(yù)存，這種方式理論上可以產(chǎn)生任意復(fù)雜波形且不存在失真，但是當波形時寬較大時占用存儲資源過多，而且波形是固定的，容易被敵方截獲。

本文提出并實現(xiàn)了一種基于實時計算的雷達波形發(fā)生器。所用的核心器件為Xilinx 公司的FPGA 芯片（XC7K410T）和ADI 公司的射頻數(shù)模轉(zhuǎn)換器AD9129。在FPGA 內(nèi)部采用實時計算方式，根據(jù)輸入的波形參數(shù)靈活地生成各類復(fù)雜雷達波形，避免不必要的存儲資源占用，已在實際產(chǎn)品中使用，效果良好。

1 波形設(shè)計

1.1 基本原理

DDS的主要結(jié)構(gòu)包括累加器、相位-幅度轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器和低通濾波器。其中，累加器、相位-幅度轉(zhuǎn)換器可在FPGA 內(nèi)實現(xiàn)。DDS的三個主要控制參數(shù)為幅度、頻率和相位。幅度控制在數(shù)字域容易實現(xiàn)，但對接收機要求較高，并不常用，因此各類復(fù)雜波形主要依靠改變頻率和相位來實現(xiàn)。

DDS 通過頻率控制字和相位控制字控制信號的頻率和相位：

式中：FCW 為頻率控制字；PCW 為相位控制字；f0為期望輸出的頻率；p0為期望輸出的相位；fs為采樣時鐘頻率；N為對應(yīng)控制字的二進制位數(shù)，即累加器的位寬。

以最簡單的正弦波為例，其頻率為常數(shù)，初始相位設(shè)為零，每個時鐘周期累加器對固定的頻率控制字進行累加，累加結(jié)果的高位送入相位-幅度轉(zhuǎn)換器進行查表即可。對于正弦波來說，該表格存儲的就是正弦波的一個周期的時域離散結(jié)果。相位-幅度轉(zhuǎn)換器根據(jù)系統(tǒng)的要求而定，通常占用資源很少，以4 096 點，14 位位寬的正弦波查找表為例，占用資源為56 Kb，相位分辨率約為0.087 5°。

1.2 線性調(diào)頻波形

1.2.1 波形特性

線性調(diào)頻信號是雷達系統(tǒng)中最常用的波形之一，對多普勒頻移不敏感，有一定的低截獲能力。其復(fù)信號形式為：

式中：T為脈沖寬度；f0為載波頻率；k為線性調(diào)頻斜率。DDS 發(fā)射波形時一般可取其實部作為實信號使用。對相位進行求導(dǎo)，可以得到頻率：

普通正弦波的頻率為固定值，而線性調(diào)頻信號的頻率是線性變化的，相位也是隨著頻率而變化的。因此，在DDS 實現(xiàn)時需要使用頻率累加器和相位累加器兩級累加器。第一級頻率累加器需要設(shè)置初始頻率（正調(diào)頻時為f0-B/2，負調(diào)頻時為f0+B/2，B為信號帶寬），然后每個時鐘周期累加k對應(yīng)的頻率控制字。第一級頻率累加器的輸出，送入第二級相位累加器進行累加，累加結(jié)果的高位送入相位-幅度轉(zhuǎn)換器進行查表，表格內(nèi)容仍然為正弦波的數(shù)值。由式（3）可知，線性調(diào)頻信號的相位是t的二次多項式，按照文獻[8]，當相位表達式為更高階數(shù)的多項式時，可采用相同的方法使用多級累加器實現(xiàn)復(fù)雜波形輸出。

DDS 頻率設(shè)為2 GHz，線性調(diào)頻信號載波頻率設(shè)為500 MHz，時寬為10 μs，帶寬為60 MHz，調(diào)頻斜率為正。其時域和頻域仿真結(jié)果如圖1 所示。

圖1 線性調(diào)頻波形時域和頻域結(jié)果Fig.1 Time-domain and frequency-domain results of LFM waveforms

1.2.2 波形產(chǎn)生

各類寬帶波形普遍要求DDS 頻率達到GHz 量級，而FPGA 內(nèi)部工作時鐘頻率一般不超過500 MHz，無法直接滿足DDS的頻率和相位控制字的更新速率。因此要實現(xiàn)GHz 級的DDS 輸出，必須利用FPGA的并行處理特點。

本設(shè)計中DA 工作頻率采用2 GHz，F(xiàn)PGA 工作時鐘采用250 MHz，內(nèi)部采用48 位累加器以提高分辨率。與普通DDS 處理流程的區(qū)別是：在1 個時鐘周期內(nèi)需使用8 路累加器和相位-幅度轉(zhuǎn)換器同時計算出原先順序計算的8 個點的幅度結(jié)果，這樣等效的轉(zhuǎn)換速率是2 GHz，實現(xiàn)了速率匹配。

8 路頻率累加器的輸出分別為：

8 路相位累加器的輸出分別為：

式中：f0為初始頻率（不是載波頻率）；p0為初始相位。需要注意，計算按照8 個點循環(huán)，下一個時鐘周期的初始頻率為f8，初始相位為p8，以此類推。為了確保FPGA實現(xiàn)性能，對式中已確定的頻率控制字的乘法預(yù)先算好并存儲為參數(shù)，對其他乘法采用移位和加減法代替。對于更高頻率的需求，可以劃分為更多路數(shù)來支持。

1.3 巴克碼波形

雷達波形可分為調(diào)頻波形和調(diào)相波形。常用的調(diào)頻波形如1.2 節(jié)的線性調(diào)頻信號以及步進頻率信號等，調(diào)相波形有二相編碼信號、多相編碼信號、Frank 碼等，其優(yōu)點是相位離散化，不易被截獲。巴克碼是一種常用的二相編碼，已知最長的巴克碼為13 位，數(shù)值為{1，1，1，1，1，-1，-1，1，1，-1，1，-1，1}。基于13 位巴克碼的二相編碼脈沖信號的復(fù)包絡(luò)為：

式中：un為相位編碼（+1，-1）；Tb為子脈沖寬度。將一個脈沖分為13 個子脈沖，使用巴克碼對固定載頻（正弦波）進行調(diào)制，得到巴克碼調(diào)制脈沖串。

DDS 頻率設(shè)為2 GHz，載波頻率設(shè)為500 MHz，子脈沖寬度設(shè)為50 ns，總脈寬設(shè)為13 μs，巴克碼調(diào)制脈沖串時域和頻域仿真結(jié)果如圖2 所示。

圖2 巴克碼調(diào)制脈沖串時域和頻域結(jié)果Fig.2 Time-domain and frequency-domain results of Barker code-modulated pulse train

FPGA 實現(xiàn)時，使用計數(shù)器控制各子脈沖輸出時序，頻率控制字按照載波頻率設(shè)置，累加器輸出查表得到幅度結(jié)果后再按照子脈沖對應(yīng)的相位編碼進行調(diào)制（即乘以1 或-1）即可。

1.4 抗DRFM干擾波形

在滿足雷達探測性能的同時，還要盡可能防止敵方的干擾。傳統(tǒng)的雷達波形形式相對固定，容易被敵方使用DRFM 技術(shù)進行存儲轉(zhuǎn)發(fā)實現(xiàn)干擾，因此要求新的雷達波形盡可能做到隨機捷變，使得敵方無法識別信號，或者即使識別了也無法有效干擾。

1.4.1 SVLFM 波形

文獻[9]給出一種對抗DRFM的變斜率線性調(diào)頻信號（SVLFM），它是在LFM 信號的基礎(chǔ)上，每個脈沖重復(fù)周期加入一個雷達方已知的隨機相位擾動。該信號自相關(guān)特性較好，互相關(guān)特性較差，使得干擾與回波信號失配，從而實現(xiàn)抗干擾的目的。

式中：γm（m為脈沖重復(fù)周期編號）為雷達方已知的隨機數(shù)，加入隨機相位擾動后相當于線性調(diào)頻斜率從k變?yōu)閗+γm，通常γm的絕對值應(yīng)小于k。同時，由于線性調(diào)頻斜率發(fā)生變化，為了保證帶寬恒定，信號發(fā)射的時寬需要成比例地進行對應(yīng)改變。FPGA 實現(xiàn)時，方法同1.2 節(jié)，只是在用相位累加器計算時加入對應(yīng)的相位擾動即可，而隨機數(shù)可使用線性反饋移位寄存器生成偽隨機數(shù)實現(xiàn)。

1.4.2 SIMFAR-LFM 波形

同時頻率捷變雷達（SIMFAR）信號[10]是使用單個微波源同時產(chǎn)生多個不同頻率的子信號，每個子信號在頻域上分開且占據(jù)一定的帶寬，子帶內(nèi)還可進行頻率或相位編碼。對于雷達方，可以在接收端對各子帶信號分別混頻、脈壓處理后進行相干積累獲得處理增益。而在總功率相同的情況下，敵方截獲的單個子帶的功率較低，增大了干擾的難度。使用LFM 信號同時進行頻率捷變，可得到SIMFAR-LFM 波形，該波形屬于組合波形，由M個子帶組成，兼具了LFM和SIMFAR 信號的優(yōu)點。

DDS 頻率設(shè)為2 GHz，設(shè)置8 個帶寬40 MHz的LFM同時發(fā)射的SIMFAR-LFM信號，時域和頻域結(jié)果如圖3所示。FPGA 實現(xiàn)時，8路線性調(diào)頻信號的起始頻率控制字不同，但是時寬就是總的脈寬，是完全一致的，因此在時域上可將8路相位-幅度轉(zhuǎn)換器輸出結(jié)果逐點進行累加。

在此基礎(chǔ)上，為了進一步增加敵方干擾的難度，可以對每一個子帶的線性調(diào)頻斜率進行捷變，這相當于頻率編碼，而且便于實現(xiàn)。以此為例，仍然使用線性反饋移位寄存器，每個脈沖重復(fù)周期生成一個8 bit的二進制偽隨機數(shù)，對應(yīng)8 個子帶的調(diào)頻斜率，0 為正斜率，1 為負斜率，對應(yīng)地修改DDS 每一路的起始頻率控制字和調(diào)頻斜率，即可實現(xiàn)脈內(nèi)和脈間的調(diào)頻斜率捷變。

2 發(fā)生器設(shè)計

選用ADI 公司的射頻數(shù)模轉(zhuǎn)換器AD9129 作為DA 芯片，其位寬為14 位，包括基帶模式、混頻模式等以適應(yīng)不同的頻段，支持最高射頻合成頻率達4.2 GHz，可用于寬帶無線通信和雷達系統(tǒng)等。

圖3 SIMFAR-LFM波形時域和頻域結(jié)果Fig.3 Time-domain and frequency-domain results of SIMFAR-LFM waveforms

本設(shè)計使用的頻率為2 GHz，根據(jù)輸入?yún)?shù)求得雷達波形的幅度數(shù)據(jù)后，每個250 MHz時鐘周期將并行的8 個采樣點共112 bit 數(shù)據(jù)送入FIFO 緩存。從FIFO 讀出數(shù)據(jù)后，按照高低位將其分為4 組：D1[27：0]，D2[55：28]，D3[83：56]，D4[111：84]。每組數(shù)據(jù)截取1 bit 數(shù)據(jù)，送入OSERDESE2（Xilinx FPGA 底層原語）完成4∶1的并串轉(zhuǎn)換，共28 路并行進行轉(zhuǎn)換。為了支持GHz 級的高速數(shù)據(jù)轉(zhuǎn)換，AD9129 提供了源同步LVDS 接口，包含P0和P1 兩個數(shù)據(jù)接口，每個接口為14 bit 差分接口。這樣FPGA 接口速率可以為DA時鐘速率的一半，降低了設(shè)計難度。28 路OSERDESE2的輸出分為上下兩組，分別對應(yīng)P0和P1 接口，送入28 個OBUFDS（Xilinx FPGA 底層原語）進行單端到差分的轉(zhuǎn)換。時鐘方面AD9129 需輸出DCO時鐘為數(shù)據(jù)源提供時鐘，F(xiàn)PGA 需要輸出DCI時鐘給AD9129 用于接口數(shù)據(jù)同步，二者均為DA時鐘速率的1/4，這里為500 MHz。此外，AD9129的寄存器讀寫通過串行外設(shè)接口（SPI）完成，可以配置DA的工作模式、幅度等參數(shù)。最后AD9129 將數(shù)模轉(zhuǎn)換結(jié)果送入低通濾波器輸出。設(shè)計框圖如圖4 所示。

設(shè)計完成后產(chǎn)生LFM 波形的頻譜如圖5 所示，由于FPGA 采用定點計算產(chǎn)生波形，因此與圖1的理想情況相比，頻譜存在噪聲。

3 結(jié) 語

本文采用通用高速DA 加FPGA的架構(gòu)，充分利用FPGA 可靈活編程的特點，以實時計算的方式實現(xiàn)了雷達波形發(fā)生器。可根據(jù)輸入?yún)?shù)實時生成捷變的波形，無需占用大量存儲資源，使用靈活方便，具備了波形多樣性的能力。目前已應(yīng)用于產(chǎn)品，可產(chǎn)生大時寬、大帶寬的各類復(fù)雜波形。經(jīng)過各類試驗驗證，表現(xiàn)穩(wěn)定可靠。

圖4 波形發(fā)生器框圖Fig.4 Block diagram of waveform generator

圖5 FPGA實現(xiàn)LFM信號頻譜Fig.5 LFM signal frequency spectrum implemented with FPGA