一款基于碼型檢測(cè)SS-LMS算法的自適應(yīng)均衡接收器

馮琪琛，俞 劍，徐烈偉，陳更生

(1.復(fù)旦大學(xué) 專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室，上海 201203；2.上海復(fù)旦微電子集團(tuán)股份有限公司，上海 200433)

隨著半導(dǎo)體工藝的持續(xù)進(jìn)步，芯片的工作頻率、規(guī)模和數(shù)據(jù)處理能力不斷提高，對(duì)芯片的數(shù)據(jù)交互和吞吐能力的要求也越來越高，持續(xù)增長(zhǎng)的高速數(shù)據(jù)傳輸需求導(dǎo)致I/O的帶寬大約每24個(gè)月翻倍1次[1].因此，大規(guī)模數(shù)字信號(hào)處理芯片，例如最新的FPGA芯片，配備有多達(dá)64條高速I/O通道且每條通道的數(shù)據(jù)傳輸速率均超過了10Gb/s，總數(shù)據(jù)傳輸帶寬超過了1Tb/s[2].高速的數(shù)據(jù)傳輸給信號(hào)的接收帶來了由信道損耗所引起的信號(hào)完整性問題，同時(shí)信號(hào)在背板通道傳輸中的反射與噪聲也會(huì)影響到高速信號(hào)的可靠傳輸和接收.圖1(a)所示為實(shí)測(cè)得到的88cm長(zhǎng)度背板通道的頻率響應(yīng)曲線，在12.5Gb/s傳輸速率下，其半波特率的衰減達(dá)到了-23.25dB.圖1(b)所示為此信道在12.5Gb/s傳輸速率下的單位脈沖響應(yīng)，可以看到，信道的衰減使得高速脈沖的波形在接收端被展寬到大于1個(gè)單位間隔(Unit Interval, UI)，對(duì)前位數(shù)據(jù)和后位數(shù)據(jù)都產(chǎn)生了嚴(yán)重的碼間干擾(Inter Symbol Interference, ISI)，分別被稱為ISI的前標(biāo)(pre-cursor)分量和后標(biāo)(post-cursor)分量.

圖1 背板通道損耗以及對(duì)應(yīng)通道的單位脈沖響應(yīng)Fig.1 Backplane channel loss and unit pulse response of the corresponding channel

為克服ISI帶來的問題，高速接口電路設(shè)計(jì)中通常采用線性均衡器例如前饋均衡器(Feed Forward Equalizer, FFE)、連續(xù)時(shí)間線性均衡器(Continuous Time Linear Equalizer, CTLE)和非線性均衡器例如判決反饋均衡器(Decision Feedback Equalizer, DFE)，或是這些均衡器的組合[3-4]來補(bǔ)償通道損耗，以使高速接口在10Gb/s以上的數(shù)據(jù)傳輸速率下仍然能獲得穩(wěn)定的信號(hào)接收.此外，在一些高速接口中，固定系數(shù)的均衡器設(shè)計(jì)往往使得這些接口不能適應(yīng)不同的背板通道[5]，也無法很好地適應(yīng)信道特性跟隨外界環(huán)境如溫度、濕度等的變化而隨時(shí)發(fā)生的變化.為了能夠?qū)崟r(shí)跟蹤并處理信道的變化，需要在均衡器中加入自適應(yīng)算法進(jìn)行控制，例如LMS算法、Zero Forcing算法[6]等.其中，LMS算法根據(jù)標(biāo)準(zhǔn)數(shù)據(jù)與均衡后的數(shù)據(jù)之間的誤差來調(diào)整均衡器系數(shù)，使均衡器系數(shù)可以無偏地收斂到維納解并利用有限精度實(shí)現(xiàn)算法的穩(wěn)定性，使LMS算法成為穩(wěn)定性最好、應(yīng)用最為廣泛的自適應(yīng)算法，但LMS算法仍存在兩個(gè)嚴(yán)重不足: 1) 需要引入額外的標(biāo)準(zhǔn)數(shù)據(jù)進(jìn)行比較，在高速通信接口的芯片設(shè)計(jì)中其實(shí)現(xiàn)的成本很高；2) 在計(jì)算迭代因子時(shí)需要進(jìn)行數(shù)據(jù)乘積，乘法器的引入也加大了芯片中數(shù)字設(shè)計(jì)的開銷.為降低芯片開銷，文獻(xiàn)[7]采用模擬電路來實(shí)現(xiàn)LMS算法，其移植性差且收斂不穩(wěn)定.SS-LMS算法使用符號(hào)代替數(shù)值并采用固定變化步長(zhǎng)，具有低計(jì)算復(fù)雜度和平穩(wěn)收斂的優(yōu)點(diǎn).利用SS-LMS算法，文獻(xiàn)[8-9]對(duì)多抽頭DFE參數(shù)進(jìn)行自適應(yīng)調(diào)節(jié)，使得接收速率可以達(dá)到20Gb/s以上.文獻(xiàn)[10]采用SS-LMS控制下的IIR-DFE設(shè)計(jì)，在保證均衡效果的同時(shí)降低了接收器功耗.文獻(xiàn)[11]則針對(duì)SS-LMS算法需要額外標(biāo)準(zhǔn)訓(xùn)練數(shù)據(jù)的缺點(diǎn)進(jìn)行了改進(jìn)，采用檢測(cè)數(shù)據(jù)位以及數(shù)據(jù)位之間的上升/下降沿信息，來擺脫對(duì)額外的標(biāo)準(zhǔn)訓(xùn)練數(shù)據(jù)的依賴，但文獻(xiàn)[11]算法的一個(gè)明顯缺點(diǎn)是其自適應(yīng)均衡的收斂時(shí)間較長(zhǎng)，影響了接收器的靈敏度.針對(duì)上述問題，本文對(duì)SS-LMS進(jìn)行了改進(jìn)，提出了一種基于碼型檢測(cè)SS-LMS算法的自適應(yīng)均衡設(shè)計(jì)，采用數(shù)字狀態(tài)機(jī)檢測(cè)接收數(shù)據(jù)的碼型，通過參考基準(zhǔn)電壓與接收信號(hào)的比較，并對(duì)DFE與CTLE結(jié)構(gòu)的改進(jìn)設(shè)計(jì)，實(shí)現(xiàn)了SS-LMS算法對(duì)均衡器系數(shù)的自適應(yīng)控制，同時(shí)提高了自適應(yīng)均衡的收斂速度.

1 基于SS-LMS算法控制的均衡器原理

1.1 DFE均衡原理

圖2所示為傳統(tǒng)DFE結(jié)構(gòu)示意圖，u(n)為n時(shí)刻的輸入信號(hào)，u(n)均衡后的信號(hào)q(n)經(jīng)采樣符號(hào)化后得到y(tǒng)(n)，其前M位組成向量Y(n)=[y(n-1)，y(n-2),…，y(n-M)]H，向量W(n)=[ω1(n)，ω2(n),…，ωM(n)]H是n時(shí)刻的抽頭權(quán)值(系數(shù)).DFE的工作原理是： 將符號(hào)化后的輸入信號(hào)Y(n)與DFE的抽頭系數(shù)W(n)相乘，得到的乘積項(xiàng)再與輸入信號(hào)u(n)相減以均衡經(jīng)過信道衰減后的輸入信號(hào).通過對(duì)抽頭系數(shù)W的優(yōu)化，可以達(dá)到消除不同傳輸條件下ISI后標(biāo)分量的目的.

圖2 傳統(tǒng)的DFE框圖Fig.2 The block diagram of conventional DFE

1.2 半速率預(yù)處理的DFE結(jié)構(gòu)

傳統(tǒng)DFE結(jié)構(gòu)存在著關(guān)鍵路徑上的頻率限制: 為了完全消除ISI后標(biāo)分量，反饋信號(hào)必須在下一個(gè)碼元進(jìn)入比較器進(jìn)行判決之前被準(zhǔn)確地反饋到數(shù)據(jù)輸入端以進(jìn)行加權(quán)求和，這就要求DFE中由第1抽頭組成的關(guān)鍵反饋路徑(即抽頭系數(shù)的乘積、輸入信號(hào)均衡求和、比較器對(duì)均衡后信號(hào)的符號(hào)化、以及反饋路徑等所引入的所有延遲之和)小于1個(gè)數(shù)據(jù)周期(1個(gè)UI).為提高DFE以及整個(gè)接收器的工作頻率，文獻(xiàn)[12]提出的半速率預(yù)處理結(jié)構(gòu)，可以有效地緩解DFE在反饋路徑上的時(shí)序要求.如圖3所示，首先將接收器分為奇偶2個(gè)并行通道，使用半速率時(shí)鐘的上升沿和下降沿對(duì)輸入同時(shí)進(jìn)行采樣，生成奇偶2路采樣信號(hào).同時(shí)將第1個(gè)抽頭展開，通過使用2個(gè)接收數(shù)據(jù)比較器分別得到接收信號(hào)+H1與-H12種結(jié)果后，使用另外一條通路上已鎖存得到的數(shù)據(jù)值選擇不同的疊加結(jié)果以達(dá)到準(zhǔn)確的均衡結(jié)果.通過這種預(yù)處理方式，傳統(tǒng)DFE中由H1抽頭構(gòu)成的關(guān)鍵路徑被轉(zhuǎn)變成了比較器的采樣延遲+選擇器延遲，緩解了時(shí)序限制.H2～HM抽頭雖然沒有進(jìn)行預(yù)處理，但由于半速率時(shí)鐘的使用，其對(duì)反饋路徑延遲的要求放寬到2個(gè)UI.因此通過速率預(yù)處理結(jié)構(gòu)可以進(jìn)一步提高DFE以及接收器的工作頻率，本文將在2.2節(jié)中詳細(xì)介紹所采用的DFE具體結(jié)構(gòu).

圖3 半速率預(yù)處理結(jié)構(gòu)DFEFig.3 Half-rate speculative architecture of DFE

1.3 基于SS-LMS的自適應(yīng)均衡

DFE的均衡效果取決于濾波器系數(shù)的選擇.為消除不同信道衰減造成的ISI，常用的方法是采用自適應(yīng)算法控制DFE的抽頭系數(shù)，匹配信道以達(dá)到最佳的效果.LMS(Least Mean Square)自適應(yīng)算法是根據(jù)計(jì)算均衡器輸出的誤差數(shù)據(jù)(期望數(shù)據(jù)與實(shí)際輸出結(jié)果的差值)，優(yōu)化調(diào)整均衡器的抽頭系數(shù)使均衡器實(shí)際輸出與期望輸出的均方誤差(Mean Squared Error, MSE)達(dá)到最小值，從而準(zhǔn)確地匹配和均衡傳輸信道[13].在LMS算法中，均衡器輸出與所對(duì)應(yīng)的誤差數(shù)據(jù)相乘，再乘以一個(gè)步長(zhǎng)值μ后得到自適應(yīng)調(diào)整抽頭系數(shù)的修正因子，最后將其與均衡器原先抽頭系數(shù)相加得到新的抽頭系數(shù).因此，LMS算法存在的缺點(diǎn)是M個(gè)抽頭的均衡器在每次計(jì)算修正因子時(shí)需要進(jìn)行2M次數(shù)據(jù)乘積，不利于用數(shù)字電路實(shí)現(xiàn).

SS-LMS(Sign-Sign Least Mean Square，符號(hào)最小均方誤差)算法對(duì)此加以了改進(jìn)，在計(jì)算修正因子時(shí)將均衡器輸出結(jié)果與誤差數(shù)據(jù)均符號(hào)化成+1和-1，以利于數(shù)字電路的實(shí)現(xiàn)，其計(jì)算公式可以表示為

W(n+1)=W(n)-μ·Y[n]·e(n)，

(1)

其中: 向量Y(n)=[y(n-1)，y(n-2),…，y(n-M)]H為符號(hào)化后的經(jīng)過均衡的輸入信號(hào)；e(n)=sign[d(n)-q(n)]為符號(hào)化后的n時(shí)刻誤差數(shù)據(jù)；μ為迭代計(jì)算的步長(zhǎng)；向量W(n)=[ω1(n)，ω2(n),…，ωM(n)]H是n時(shí)刻的DFE抽頭系數(shù)值，W(n+1)=[ω1(n+1)，ω2(n+1)，…，ωM(n+1)]H是n+1時(shí)刻的值.

在n時(shí)刻，DFE抽頭系數(shù)迭代計(jì)算分為兩步，如圖4所示: 首先將DFE均衡結(jié)果q(n)與對(duì)應(yīng)的期望數(shù)據(jù)d(n)的差值符號(hào)化(sign)后得到誤差數(shù)據(jù)e(n)，與符號(hào)化(sign)后、經(jīng)過均衡的輸入信號(hào)向量Y(n)相乘，再經(jīng)過迭代步長(zhǎng)μ的調(diào)整，得到n時(shí)刻抽頭系數(shù)向量的修正因子μ·Y(n)·e(n)；然后，將修正因子與當(dāng)前時(shí)刻的抽頭系數(shù)W(n)求差，得到迭代計(jì)算后的抽頭系數(shù)值W(n+1).

圖4 使用SS-LMS控制的自適應(yīng)DFE結(jié)構(gòu)Fig.4 Structure of self-adaptive DFE controlled by SS-LMS

由于Y(n)與e(n)是符號(hào)值，因此Y(n)·e(n)可使用查找表實(shí)現(xiàn)，同時(shí)步長(zhǎng)μ的乘積可使用移位實(shí)現(xiàn)，從而減小了數(shù)字電路的實(shí)現(xiàn)代價(jià).

然而如圖4（@@@444頁）所示，SS-LMS算法中在接收器中引入了外部輸入的標(biāo)準(zhǔn)數(shù)據(jù)d(n)，意味著在接收數(shù)據(jù)時(shí)，需要間隔提供額外的標(biāo)準(zhǔn)數(shù)據(jù)訓(xùn)練序列對(duì)DFE的抽頭系數(shù)進(jìn)行訓(xùn)練，使得接收器不能實(shí)時(shí)、動(dòng)態(tài)地適應(yīng)信道的環(huán)境變化，其訓(xùn)練的過程也會(huì)降低數(shù)據(jù)的有效傳輸率.針對(duì)上述傳統(tǒng)SS-LMS算法需要額外的標(biāo)準(zhǔn)數(shù)據(jù)訓(xùn)練序列的不足，本文對(duì)SS-LMS算法的自適應(yīng)均衡過程進(jìn)行了改進(jìn).如圖5（@@@444頁）所示，y(n)是符號(hào)化后的采樣數(shù)據(jù)，因?yàn)長(zhǎng)MS算法控制的均衡器收斂后，其均衡輸出信號(hào)幅值為輸入信號(hào)的平均幅值，因此本文改進(jìn)算法采用平均差分幅值VP和符號(hào)化后的y(n)的乘積作為近似標(biāo)準(zhǔn)數(shù)據(jù)，代替標(biāo)準(zhǔn)數(shù)據(jù)d(n).此時(shí)均衡器誤差數(shù)據(jù)e(n)=sign[VP·y(n)-q(n)]，自適應(yīng)均衡的迭代計(jì)算方式保持不變.隨著均衡器實(shí)際輸出q(n)與本地產(chǎn)生的期望數(shù)據(jù)VP·y(n)之間的MSE逐漸迭代減小，VP·y(n)與d(n)之間的MSE亦趨于最小，從而使最終的均衡器實(shí)際輸出q(n)與d(n)的MSE最小.改進(jìn)后的SS-LMS算法，在保證初始誤碼率維持在一個(gè)較低水平的基礎(chǔ)上，不再需要額外的標(biāo)準(zhǔn)輸入訓(xùn)練序列，在有效匹配和均衡信道的同時(shí)，提高了信號(hào)的有效傳輸速率.

圖5 使用改進(jìn)的SS-LMS實(shí)現(xiàn)的DFE結(jié)構(gòu)Fig.5 Structure of self-adaptive DFE controlled by improved SS-LMS

改進(jìn)算法采用MATLAB/Simulink進(jìn)行仿真和驗(yàn)證，產(chǎn)生隨機(jī)序列并進(jìn)行理想輸出，經(jīng)過帶有信道損耗、串?dāng)_與噪聲的信道，最終使用SS-LMS調(diào)整的DFE進(jìn)行信號(hào)恢復(fù)與判決.分別使用帶有期望數(shù)據(jù)輸入的傳統(tǒng)SS-LMS算法與本文改進(jìn)的SS-LMS算法對(duì)DFE進(jìn)行控制，待DFE抽頭系數(shù)收斂后，得到張開的信號(hào)眼圖，2種算法的性能對(duì)比結(jié)果如圖6所示.

圖6 2種算法性能對(duì)比Fig.6 Performance comparation of two algorithms

圖6(a)中顯示了有訓(xùn)練序列的傳統(tǒng)SS-LMS算法與本文改進(jìn)的SS-LMS算法的DFE抽頭隨時(shí)間的收斂曲線.可以看到，在開始階段，由于DFE恢復(fù)后判決得到的數(shù)據(jù)誤碼率依然較高，同時(shí)本地產(chǎn)生的輸入幅值電壓也還沒有建立，因此在沒有訓(xùn)練序列的情況下，在開始階段收斂速度較慢.隨著抽頭系數(shù)的值逐漸增大，恢復(fù)得到的數(shù)據(jù)誤碼率下降，同時(shí)VP值迅速收斂到輸入差分電壓的均值，此時(shí)通過接收端本地產(chǎn)生的期望數(shù)據(jù)逐漸與訓(xùn)練序列中的期望數(shù)據(jù)變得一致，2種情況得到的收斂曲線最終重合.總體而言，本文的改進(jìn)SS-LMS算法，在不依靠收斂序列的情況下，抽頭系數(shù)的收斂速度并沒有太大的差距.圖6(b)所示為誤碼率隨時(shí)間的變化關(guān)系，同樣在開始階段由于使用無訓(xùn)練序列的SS-LMS算法控制DFE抽頭系數(shù)變化收斂稍緩，得到的誤碼率也較高，但隨著抽頭系數(shù)的收斂，兩種算法得到的誤碼率均趨近于0.因此，本文改進(jìn)設(shè)計(jì)的SS-LMS算法，采用內(nèi)部產(chǎn)生基準(zhǔn)電壓值和均衡后數(shù)據(jù)的乘積，近似替代期望數(shù)據(jù)的輸入，消除了傳統(tǒng)SS-LMS算法對(duì)于期望數(shù)據(jù)輸入的依賴，同時(shí)很好地保持了傳統(tǒng)SS-LMS算法的總體性能和穩(wěn)定性.

1.4 基于SS-LMS的CTLE

如1.1節(jié)所述，M抽頭DFE可以很好地消除M個(gè)UI之前的ISI后標(biāo)分量，但是輸入信號(hào)的ISI的前標(biāo)分量與長(zhǎng)拖尾后標(biāo)分量尚沒有被很好地消除.與DFE的時(shí)域均衡不同，CTLE是一個(gè)頻域的高通濾波器用以補(bǔ)償信道的高頻衰減，使信道+接收器的整個(gè)傳輸系統(tǒng)的頻率特性達(dá)到無失真的傳輸特性.CTLE可以同時(shí)有效地消除ISI前標(biāo)與后標(biāo)分量，且相較于DFE其電路實(shí)現(xiàn)也較為簡(jiǎn)單.然而，由于CTLE在放大高頻分量的同時(shí)也放大了高頻噪聲和串?dāng)_，反而會(huì)增大信號(hào)的誤碼率，因此需要與DFE組合使用.如圖1(b)所示，當(dāng)12.5Gb/s的高頻脈沖經(jīng)過半波特率的衰減為-23.25dB的信道后，1～7 UI的ISI后標(biāo)分量較大，這部分分量在高速信號(hào)傳輸中產(chǎn)生的影響占據(jù)主要地位，長(zhǎng)拖尾后標(biāo)分量與前標(biāo)分量較小.因此，本文在折衷考慮均衡器整體性能與功耗的基礎(chǔ)上，采用了7抽頭(7-tap)DFE和CTLE的組合設(shè)計(jì)，既能準(zhǔn)確地消除1～7UI內(nèi)的ISI后標(biāo)分量，同時(shí)也可以有效消除ISI前標(biāo)分量與長(zhǎng)拖尾的后標(biāo)分量.

本文采用了與文獻(xiàn)[6]相類似的CTLE結(jié)構(gòu)，采用帶有退化電阻電容的兩級(jí)差分緩沖器以產(chǎn)生低頻零點(diǎn)fz與極點(diǎn)fp1來得到高通的幅頻特性.針對(duì)此種結(jié)構(gòu)，如圖7所示，可以通過改變并聯(lián)電阻的數(shù)量，來改變退化電阻的大小和零點(diǎn)的頻率.從而改變高低頻增益比值，補(bǔ)償不同通道的不同程度衰減.同樣，采用碼型檢測(cè)的SS-LMS算法，如公式(6)所示，通過外部控制碼改變并聯(lián)電阻的數(shù)量，使CTLE能動(dòng)態(tài)地適應(yīng)不同的信道環(huán)境.

圖7 本文所使用的連續(xù)時(shí)間線性均衡器結(jié)構(gòu)Fig.7 Block diagram of the proposed CTLE

2 自適應(yīng)均衡接收機(jī)的設(shè)計(jì)和實(shí)現(xiàn)

2.1 接收器結(jié)構(gòu)

圖8（@@@446頁）所示為本文提出的自適應(yīng)均衡接收器結(jié)構(gòu)，主要有3個(gè)部分: 組合均衡器部分，包括CTLE、7-tap DFE、DESER(串并轉(zhuǎn)化)以及FSM(有限狀態(tài)機(jī))等模塊，其中基于碼型檢測(cè)的SS-LMS算法實(shí)現(xiàn)的DFE FSM和CTLE FSM，用于自適應(yīng)地控制均衡器；相位插值器(Phase Interpolator, PI)和數(shù)據(jù)時(shí)鐘恢復(fù)(Clock Data Recovery, CDR)FSM模塊，用于為均衡器提供輸入信號(hào)采樣時(shí)鐘；眼圖掃描(Eye Scan)及相關(guān)模塊，用于檢測(cè)對(duì)接收數(shù)據(jù)均衡的效果眼圖.

圖8 自適應(yīng)均衡接收器設(shè)計(jì)框圖Fig.8 Diagram of the receiver

圖9 接收器中不同時(shí)鐘相位Fig.9 Different phase clocks in the receiver

輸入接收信號(hào)首先經(jīng)過CTLE頻域均衡濾波，消除ISI前標(biāo)分量與長(zhǎng)度大于7個(gè)UI的后標(biāo)分量.7-tap DFE接收來自CTLE的信號(hào)，通過時(shí)域均衡濾波對(duì)7個(gè)UI內(nèi)的ISI前標(biāo)分量進(jìn)行消除，同時(shí)利用PI所產(chǎn)生的不同相位時(shí)鐘采樣得到不同的接收數(shù)據(jù)(S、D、E、X).本地鎖相環(huán)(Phase Lock Loop, PLL)產(chǎn)生的四相半波特率時(shí)鐘輸入到PI用于產(chǎn)生DFE的時(shí)鐘.如圖9所示，PI模塊在CDR FSM輸出的相位碼和外部輸入的眼圖掃描相位碼的控制下產(chǎn)生3個(gè)不同相位的時(shí)鐘:data_clk(clk0/clk180)，用于采樣每一位串行數(shù)據(jù)的中央位置得到最終的有效接收數(shù)據(jù)D和與其相對(duì)應(yīng)的誤差數(shù)據(jù)E，用于SS-LMS計(jì)算；edge_clk(clk90/clk270)用于采樣每?jī)晌粩?shù)據(jù)間的變化邊沿，得到接收信號(hào)變化沿?cái)?shù)據(jù)X，用于CDR FSM控制DFE時(shí)鐘對(duì)輸入信號(hào)的動(dòng)態(tài)跟隨；eyescan_clk(sclk0/sclk180)用于采樣數(shù)據(jù)S以檢測(cè)和統(tǒng)計(jì)接收信號(hào)經(jīng)過CTLE+DFE均衡后的眼圖寬度，其相位移動(dòng)由外部輸入的眼圖掃描相位碼來控制.由于本文中DFE所使用的是半速率預(yù)處理結(jié)構(gòu)，因此得到的數(shù)據(jù)信號(hào)位寬均為2bits.DFE比較器采樣得到的半速率雙比特位數(shù)據(jù)，經(jīng)DESER串并轉(zhuǎn)換后得到低速并行數(shù)據(jù)輸出S′、D′、E′和X′，通過SRAM配置可以將串行高速數(shù)據(jù)信號(hào)轉(zhuǎn)化為8/10/16/20位寬.最后，在數(shù)字模塊DFE FSM與CTLE FSM中，采用基于碼型檢測(cè)的SS-LMS算法，使用D′與E′產(chǎn)生DFE抽頭系數(shù)與基準(zhǔn)電壓控制碼，以及CTLE的并聯(lián)電阻控制碼.DAC陣列將DFE抽頭系數(shù)與基準(zhǔn)電壓控制碼轉(zhuǎn)化為對(duì)應(yīng)的模擬差分電壓，用于DFE中高速接收信號(hào)的均衡.CTLE并聯(lián)電阻控制碼用于對(duì)CTLE中的負(fù)反饋并聯(lián)電阻數(shù)目的控制.通過上述方式，對(duì)CTLE+DFE組成的均衡系統(tǒng)進(jìn)行自適應(yīng)的參數(shù)調(diào)節(jié)，使接收器可以適應(yīng)通道與環(huán)境的變化.CDR FSM則使用D′和X′產(chǎn)生相位控制碼，控制data_clk與edge_clk的相位，跟蹤輸入信號(hào)變化.

2.2 DFE的設(shè)計(jì)和實(shí)現(xiàn)

如圖10所示為本文采用半速率預(yù)處理結(jié)構(gòu)設(shè)計(jì)的DFE模塊框圖，圖中所有的信號(hào)均為差分信號(hào).圖7中，DFE FSM產(chǎn)生的DFE抽頭系數(shù)控制碼DACH1～DACH7與基準(zhǔn)電壓控制碼DACVP在DAC陣列中分別轉(zhuǎn)化為對(duì)應(yīng)抽頭的模擬差分電壓(VH1～VH7)與輸入信號(hào)幅度參考電壓(VP).在奇偶2路中，第2～7抽頭差分電壓(VH2～VH7)與對(duì)應(yīng)的前2～7位接收數(shù)據(jù)(D2_odd～D7_odd/D2_odd～D7_even)相乘，再經(jīng)模擬加法器(SUM)與輸入差分信號(hào)(Vin)求和，消除2～7UI的ISI前標(biāo)分量，得到Vsum_odd與Vsum_even奇偶2路均衡后信號(hào).經(jīng)過H2～H7抽頭均衡后的高速串行信號(hào)在奇偶2路被高速比較器(slicer)轉(zhuǎn)化為半速率數(shù)字信號(hào)，兩路的處理模塊相同，均采用5個(gè)slicer將輸入的模擬差分信號(hào)采樣為數(shù)字信號(hào)，5個(gè)slicer分別是: 用于采樣S路數(shù)據(jù)的眼圖掃描比較器，用于采樣得到X數(shù)據(jù)的變化邊沿?cái)?shù)據(jù)比較器，用于采樣得到E數(shù)據(jù)的誤差數(shù)據(jù)比較器，以及2個(gè)接收數(shù)據(jù)比較器用于同時(shí)采樣分別疊加/減去了差分電壓VH1的輸入信號(hào).

傳統(tǒng)的DFE結(jié)構(gòu)中，由于反饋環(huán)路的器件傳播延遲限制了數(shù)據(jù)接收率的提高[12]，為解決這一問題，本文在DFE模塊設(shè)計(jì)中采用了半速率結(jié)構(gòu)和預(yù)處理技術(shù)，將第1個(gè)抽頭H1展開以緩解反饋路徑的時(shí)序限制，通過使用2個(gè)接收數(shù)據(jù)比較器對(duì)H1抽頭工作進(jìn)行預(yù)處理，在得到同一位接收數(shù)據(jù)的+VH1與-VH12種不同采樣結(jié)果后，根據(jù)本位數(shù)據(jù)前一位數(shù)據(jù)的值選擇不同的疊加結(jié)果以達(dá)到準(zhǔn)確的均衡結(jié)果.

圖10 DFE模塊框圖Fig.10 The block diagram of DFE

在D路的接收數(shù)據(jù)處理中，對(duì)于高速串行信號(hào)中每一位數(shù)據(jù)的第1個(gè)抽頭的均衡結(jié)果都可能有2種情況: +VH1和-VH1.在E路的誤差數(shù)據(jù)處理中，為節(jié)省芯片面積與功耗的開銷，奇偶2路都只使用了1個(gè)誤差比較器，用于得到DFE FSM與CTLE FSM所需要的誤差數(shù)據(jù)E.在誤差比較器的輸入端，+VH1與-VH1由開關(guān)時(shí)鐘(Switch Clk, SWclk)的高低電平輪流進(jìn)行選通(SWclk的周期可以配置為256～32768時(shí)鐘分頻)，比較器采樣得到的誤差數(shù)據(jù)E可以表示為：

(2)

它們分別表示了上一位接收數(shù)據(jù)值為-1(SWclk=1，高電平)和+1(SWclk=0，低電平)2種情況下得到的當(dāng)前接收數(shù)據(jù)位所對(duì)應(yīng)的誤差值.誤差數(shù)據(jù)比較器采樣得到的誤差數(shù)據(jù)是其輸入端信號(hào)Vsum±VH1再減去平均幅值電壓VP后得到的判決結(jié)果，因此在基于碼形檢測(cè)SS-LMS算法對(duì)均衡器的控制中，只有接收數(shù)據(jù)D的本位數(shù)據(jù)為+1時(shí)對(duì)應(yīng)的誤差數(shù)據(jù)才能有效.

2.3 基于碼型檢測(cè)SS-LMS的自適應(yīng)算法

如圖6所示，DESER解串后的D路與E路并行數(shù)據(jù)被送至CTLE FSM與DFE FSM中，產(chǎn)生CTLE并聯(lián)電阻控制碼與DFE電壓控制碼，分別用于控制CTLE的零點(diǎn)頻率與DFE抽頭系數(shù).根據(jù)2.2節(jié)的分析，接收數(shù)據(jù)D的控制碼型的選擇由SWclk與前一位接收數(shù)據(jù)共同決定.

(1)H2～H7電壓控制碼的控制碼型和抽頭系數(shù)的迭代計(jì)算

圖11所示為n時(shí)刻時(shí)H2抽頭電壓控制碼DACH2的控制碼型.由于只有在接收數(shù)據(jù)D的本位數(shù)據(jù)d0為+1時(shí)對(duì)應(yīng)的誤差數(shù)據(jù)才有效，同時(shí)SWclk=0選擇本位前一位數(shù)據(jù)d-1=+1，因此在SWclk=0時(shí)D路數(shù)據(jù)碼型選擇{d-1，d0}={+1，+1}.在檢測(cè)出這種碼型的前提下，通過比較本位前第2位接收數(shù)據(jù)d-2與本位誤差數(shù)據(jù)e0的值，并乘以迭代步長(zhǎng)μ，得到本次H2抽頭系數(shù)的修正因子μ·e0·d-2.然后使用SS-LMS的迭代公式計(jì)算得到本次迭代計(jì)算后的DACH2碼值:

DACH2(n+1)=DACH2(n)+μ·e0·d-2.

(3)

同理，當(dāng)SWclk=1時(shí)，選擇數(shù)據(jù)碼型時(shí)將本位數(shù)據(jù)與前一位數(shù)據(jù)的值固定為{d-1，d0}={-1，+1}，并在得到的碼型基礎(chǔ)上比較d-2與e0得到修正因子并進(jìn)行迭代計(jì)算.DACH3～DACH7的控制碼型的選擇與抽頭系數(shù)的迭代計(jì)算過程與DACH2相同.

圖11 H2抽頭的數(shù)據(jù)碼型Fig.11 The data pattern of H2 tap

(2)VP控制碼的控制碼型與H1系數(shù)的迭代計(jì)算

根據(jù)1.3節(jié)所述，改進(jìn)的SS-LMS算法采用平均差分幅值VP和符號(hào)化后的接收數(shù)據(jù)D的乘積作為近似標(biāo)準(zhǔn)數(shù)據(jù)，代替標(biāo)準(zhǔn)數(shù)據(jù)d(n).在本文的DFE電路設(shè)計(jì)中，由于E路數(shù)據(jù)是通過SWclk的高/低電平分別控制差分輸入信號(hào)加/減VH1，因此為有效獲得差分電平的平均幅值，將VP電壓控制碼DACVP分為DACVP0和DACVP12個(gè)值，分別用于表示前一位數(shù)據(jù)為+1或-1時(shí)本位數(shù)據(jù)所對(duì)應(yīng)的輸入差分電壓的大小.在本文的DFE電路設(shè)計(jì)中，采用前位數(shù)據(jù)的碼型來分別控制DACVP0和DACVP1的迭代計(jì)算.

圖12 VP的控制數(shù)據(jù)碼型Fig.12 The data pattern of VP

圖12所示為DACVP的數(shù)據(jù)碼型與SWclk之間的關(guān)系.當(dāng)SWclk=0，檢測(cè)得到的有效數(shù)據(jù)碼型中，本位數(shù)據(jù)與前1位數(shù)據(jù)的值被固定為{d-1，d0}={+1，+1}(誤差比較器選擇輸入信號(hào)減去VH1).此種情況下，通過比較本位接收數(shù)據(jù)d0與本位誤差數(shù)據(jù)e0可得到DACVP0的修正因子，并疊加到DACVP0上得到更新碼值，此時(shí)DACVP1的值保持不變，DACVP選擇DACVP0作為輸出，其計(jì)算如公式(4)所示:

(4)

其中φ是修正因子的步長(zhǎng).同樣，當(dāng)SWclk=1時(shí)，選擇數(shù)據(jù)碼型{d-1，d0}={-1，+1}，DACVP0保持不變、DACVP1迭代更新并輸出.通過這種方式，分別用于表示前一位數(shù)據(jù)為+1或-1時(shí)本位數(shù)據(jù)所對(duì)應(yīng)的輸入差分電壓的大小，因此使用DACVP0和DACVP1的差值正好為1UI時(shí)間的ISI后標(biāo)分量大小的2倍，此差值被用于迭代計(jì)算H1抽頭系數(shù)值DACH1:

DACH1(n+1)=DACH1(n)+k·sign[VP0(n)-VP1(n)]，

(5)

其中k為迭代計(jì)算的步長(zhǎng).

(3) CTLE的控制碼型和系數(shù)的迭代計(jì)算

CTLE的并聯(lián)電阻控制碼同樣使用基于碼型檢測(cè)的SS-LMS算法來自適應(yīng)控制，控制碼型的選擇與DFE的H2～H7抽頭方式相同，使用符號(hào)化后的接收數(shù)據(jù)D的本位與前一位數(shù)據(jù).與DFEH2～H7抽頭的區(qū)別在于修正因子的計(jì)算: CTLE主要用于消除ISI的長(zhǎng)拖尾后標(biāo)分量和前標(biāo)分量，因此在從接收數(shù)據(jù)D中得到CTLE的控制碼型后，使用本位數(shù)據(jù)前大于7位(在使用7-tap DFE的情況下)的前位數(shù)據(jù)與e0進(jìn)行比較，并將比較得到的結(jié)果求和得到控制CTLE參數(shù)變化的修正因子，用以控制CTLE的幅頻響應(yīng).本文的設(shè)計(jì)中使用了本位前第8位到第20位數(shù)據(jù)之和來計(jì)算得到修正因子，通過此修正因子迭代計(jì)算CTLE外部控制碼R的值，控制CTLE的退化電阻值及其幅頻特性，迭代公式與H2的迭代公式類似:

(6)

其中γ為每次迭代步長(zhǎng).

2.4 DFE & CTLE FSM的設(shè)計(jì)實(shí)現(xiàn)

根據(jù)2.3節(jié)的討論，包括DFE的7個(gè)抽頭系數(shù)值、輸入信號(hào)參考電壓以及CTLE負(fù)反饋并聯(lián)電阻系數(shù)，所有的均衡器系數(shù)迭代變化的過程都分成兩個(gè)部分: 每次迭代的修正因子的計(jì)算，以及系數(shù)的累加.因此在對(duì)SS-LMS的實(shí)現(xiàn)主要分成對(duì)應(yīng)的兩部分.圖13所示為DFE+CTLE FSM的實(shí)現(xiàn)框圖.每個(gè)系數(shù)都對(duì)應(yīng)到VOTE和counter 2個(gè)系數(shù)控制模塊.對(duì)并行數(shù)據(jù)D中的每一位數(shù)據(jù)，VOTE模塊首先檢查需要的數(shù)據(jù)碼型，在此碼型基礎(chǔ)上計(jì)算得到在對(duì)應(yīng)增加或減小的指示信號(hào)，并求和計(jì)算得到每個(gè)時(shí)鐘周期數(shù)據(jù)的變化步長(zhǎng).例如在第n個(gè)抽頭系數(shù)VOTE模塊中，每個(gè)時(shí)鐘周期接收20位寬的并行數(shù)據(jù)，對(duì)20位數(shù)據(jù)中每一位進(jìn)行碼型檢測(cè)，檢測(cè)到6個(gè)所需要的數(shù)據(jù)碼型，其中4個(gè)計(jì)算結(jié)果得到e0·d-n值為+1，2個(gè)計(jì)算結(jié)果值為-1，因此在這個(gè)周期計(jì)算得到的變化步長(zhǎng)結(jié)果為StepHn=-1×2+1×4=+2，此值使用6位寬的數(shù)據(jù)表示并送往累加器(counter)輸入.在counter中，6位寬的Step首先經(jīng)過移位器(“<<”)進(jìn)行算數(shù)左移操作，并將其位寬拓展為20位寬，位移數(shù)量可配置為0～14來控制SS-LMS公式修正因子中的步長(zhǎng)大小.將移位后的步長(zhǎng)值存于寄存器中，與上一次迭代計(jì)算的均衡器系數(shù)結(jié)果輸入到加法器中得到新的累加結(jié)果，新的累加結(jié)果存入寄存器中用于下一次迭代計(jì)算，同時(shí)給到輸出移位器(“>>”)中進(jìn)行邏輯右移，最終高位部分作為均衡控制碼被輸出到DFE抽頭系數(shù)DAC陣列中或者是CTLE中.如圖13（@@@450頁）所示在對(duì)DACVP的處理中，使用開關(guān)時(shí)鐘SWclk作為DACVP0和DACVP12個(gè)counter模塊的控制信號(hào)接在使能端，來控制DACVP0和DACVP1分時(shí)變化，同時(shí)將其輸出到H1的比較模塊CMP中得到DACH1迭代變化方向并進(jìn)行累加.

圖13 DFE和CTLE FSM結(jié)構(gòu)框圖Fig.13 The block diagram of DFE and CTLE FSM

3 測(cè)試結(jié)果

本文設(shè)計(jì)和實(shí)現(xiàn)的自適應(yīng)接收器采用TSMC 28nm工藝完成流片，其物理版圖如圖14（@@@450頁）所示，整個(gè)接收器的面積為0.55mm×0.40mm=0.22mm2.

圖15（@@@450頁）所示為本接收器的性能評(píng)估測(cè)試平臺(tái).高速串行的PRBS-7測(cè)試序列由誤碼儀(Bit Error Ratio Tester, BERT)產(chǎn)生，并由BERT調(diào)節(jié)產(chǎn)生0～-25dB的半波特率衰減來模擬不同類型和長(zhǎng)度的背板信道，最后用本文的接收器完成高速串行信號(hào)的接收.PC上位機(jī)通過RS-232接口與接收測(cè)試板連接，用于芯片內(nèi)部寄存器的配置與監(jiān)測(cè)，以及得到均衡器的眼圖掃描信號(hào).

圖14 接收器芯片物理版圖Fig.14 Photograph of receiver die

圖15 性能評(píng)估測(cè)試平臺(tái)Fig.15 Performance evaluation platform

實(shí)驗(yàn)中，使用BERT分別產(chǎn)生-15dB與-25dB 2種不同半波特率衰減、數(shù)據(jù)率為12.5Gb/s的高速串行數(shù)據(jù)序列，分別模擬12.5Gb/s數(shù)據(jù)通過60cm與90cm 2種不同長(zhǎng)度背板金屬線的信道衰減.圖16(a)所示為經(jīng)過-15dB信道衰減后的信號(hào)眼圖，可以看到由于ISI的影響眼圖已基本閉合，圖16(b)所示為使用本文自適應(yīng)均衡接收器，在所有均衡器系數(shù)收斂后由接收器內(nèi)部眼圖掃描電路得到的均衡后信號(hào)眼圖.圖16(c)所示為經(jīng)過-25dB信道衰減后的信號(hào)眼圖，較圖16(a)其信號(hào)質(zhì)量更差，圖16(d)所示為使用本文自適應(yīng)均衡接收器得到的信號(hào)眼圖.圖16(b)和圖16(d)中經(jīng)均衡后的信號(hào)眼圖的垂直眼高與水平眼寬分別達(dá)到了105mV/0.6UI與40mV/0.4UI，同時(shí)收斂后的數(shù)據(jù)接收誤碼率均在10-12以下，表明本文改進(jìn)和設(shè)計(jì)實(shí)現(xiàn)的自適應(yīng)均衡接收器可以很好地自適應(yīng)于0～-25dB的多種不同衰減程度的信道，實(shí)現(xiàn)12.5Gb/s高速數(shù)據(jù)的自適應(yīng)均衡接收.

圖16 不同信道衰減后以及均衡后的眼圖Fig.16 Eye diagrams of signal in different channel loss and equalization

圖17給出了接收-25dB信道損耗的12.5Gb/s PRBS-7測(cè)試序列，接收器均衡器各個(gè)參數(shù)隨接收數(shù)據(jù)變化的自適應(yīng)收斂曲線.圖17(a)所示為DFE的H2～H7抽頭所對(duì)應(yīng)的DAC碼值DACH2～DACH7以及CTLE的均衡碼值RCTLE的收斂曲線.圖17(b)所示為VPDAC碼值DACVP以及DFEH1抽頭系數(shù)DACH1的收斂曲線.可以看到所有的系數(shù)值收斂并穩(wěn)定，一共使用了2×105UI個(gè)數(shù)據(jù).收斂后，測(cè)量得到的誤碼率小于10-12.

圖17 均衡器系數(shù)收斂曲線Fig.17 Measured convergence curve of equalizer coefficients

表1給出了本文設(shè)計(jì)的自適應(yīng)均衡接收器與其他高速接收器模塊的比較.可以看到，在工藝接近的情況下，本文接收器與文獻(xiàn)[14]和文獻(xiàn)[15]相比，最高數(shù)據(jù)接收率更高；同時(shí)，本文基于碼型檢測(cè)SS-LMS算法實(shí)現(xiàn)的自適應(yīng)均衡器在接收2×105UI數(shù)據(jù)內(nèi)得到了所有系數(shù)的收斂，相較文獻(xiàn)[11]在收斂速度上有明顯的提升.

表1 接收器性能比較

a僅包含DFE均衡器部分；b包含發(fā)送端的均衡在內(nèi).

4 結(jié) 語

本文提出了一種基于碼型檢測(cè)SS-LMS算法自適應(yīng)匹配和調(diào)整均衡器參數(shù)的新型高速串行接收器設(shè)計(jì)，采用CTLE和DFE均衡濾波器的組合設(shè)計(jì)，通過基于碼型檢測(cè)的SS-LMS自適應(yīng)算法對(duì)DFE的7個(gè)抽頭系數(shù)、輸入信號(hào)參考電壓以及CTLE負(fù)反饋并聯(lián)電阻的自適應(yīng)動(dòng)態(tài)調(diào)節(jié)，實(shí)現(xiàn)了對(duì)信道和傳輸環(huán)境的快速、自適應(yīng)的動(dòng)態(tài)補(bǔ)償，有效地消除了ISI的前標(biāo)分量、后標(biāo)分量以及長(zhǎng)拖尾的后標(biāo)分量，實(shí)現(xiàn)了高速串行數(shù)據(jù)信號(hào)的準(zhǔn)確接收.同時(shí)，設(shè)計(jì)中所采用的半速率7抽頭的DFE結(jié)構(gòu)，有效地緩解了DFE中關(guān)鍵路徑的時(shí)序要求，提高了接收器的最高工作頻率.本文基于碼型檢測(cè)SS-LMS算法提出和設(shè)計(jì)實(shí)現(xiàn)的高速自適應(yīng)均衡接收器在TSMC 28nm CMOS工藝下完成流片，芯片測(cè)試結(jié)果表明，在最高12.5Gb/s串行接收速率下，本文設(shè)計(jì)和實(shí)現(xiàn)的自適應(yīng)均衡接收器，在半波特率6.25GHz、-25dB信道損耗的條件下，可以在2×105UI內(nèi)獲得均衡器系數(shù)的快速收斂和穩(wěn)定，所有均衡器系數(shù)收斂后的接收誤碼率小于10-12.