關(guān)于74LS90計(jì)數(shù)器的Multisim仿真分析

張學(xué)文，司佑全

(湖北師范大學(xué) 物理與電子科學(xué)學(xué)院，湖北 黃石 435002)

0 前言

計(jì)數(shù)器是最常用的時(shí)序電路之一，它不僅可用于對(duì)脈沖進(jìn)行計(jì)數(shù)，還可用于實(shí)現(xiàn)分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖以及其它時(shí)序信號(hào)[1]。常見(jiàn)的集成計(jì)數(shù)器為二進(jìn)制和十進(jìn)制計(jì)數(shù)器。在非二進(jìn)制計(jì)數(shù)器中，最常用的是二-十進(jìn)制計(jì)數(shù)器，74LS90是異步二-十進(jìn)制計(jì)數(shù)器，利用其清零端或預(yù)置數(shù)端，外加適當(dāng)?shù)拈T(mén)電路就可以組成任意進(jìn)制計(jì)數(shù)器。

本文用Multisim9對(duì)中規(guī)模集成芯片74LS90通過(guò)適當(dāng)連接構(gòu)成7進(jìn)制計(jì)數(shù)器和15進(jìn)制計(jì)數(shù)器進(jìn)行仿真。

1 74LS90管腳及功能介紹

常用集成計(jì)數(shù)器分為二進(jìn)制計(jì)數(shù)器(含同步、異步、加減和可逆)和非二進(jìn)制計(jì)數(shù)器(含同步、異步、加減和可逆)，74LS90計(jì)數(shù)器是一種中規(guī)模二-五-十進(jìn)制異步計(jì)數(shù)器，管腳圖如圖1所示。

圖1 74LS90管腳圖

74LS90是異步二-五-十進(jìn)制加法計(jì)數(shù)器，它既可以作二進(jìn)制加法計(jì)數(shù)器，又可以作五進(jìn)制和十進(jìn)制加法計(jì)數(shù)器。通過(guò)不同的連接方式，74LS90可以實(shí)現(xiàn)四種不同的邏輯功能，而且還可借助R0(1)、R0(2)對(duì)計(jì)數(shù)器清零，借助S9(1)、S9(2)將計(jì)數(shù)器置9。其具體功能詳述如下：

1)計(jì)數(shù)脈沖從CPA輸入，QA作為輸出端，為二進(jìn)制計(jì)數(shù)器。

2)計(jì)數(shù)脈沖從CPB輸入，QDQCQB作為輸出端，為異步五進(jìn)制加法計(jì)數(shù)器。(QD作為輸出時(shí)，是十分頻電路，占空比為20%，QC作為輸出時(shí)，也是十分頻電路，占空比為40%)

3)若將CPB和QA相連，計(jì)數(shù)脈沖由CPA輸入，QD、QC、QB、QA作為輸出端，則構(gòu)成異步8421碼十進(jìn)制加法計(jì)數(shù)器。

4)若將CPA與QD相連，計(jì)數(shù)脈沖由CPB輸入，QA、QD、QC、QB作為輸出端，則構(gòu)成異步5421碼十進(jìn)制加法計(jì)數(shù)器[2]。(QA作為輸出時(shí)，是十分頻電路，占空比為50%)

5)清零、置9功能。

a)異步清零

當(dāng)R0(1)、R0(2)均為“1”；S9(1)、S9(2)中有“0”時(shí)，實(shí)現(xiàn)異步清零功能，即QDQCQBQA=0000.

b)置9功能

當(dāng)S9(1)、S9(2)均為“1”；R0(1)、R0(2)中有“0”時(shí)，實(shí)現(xiàn)置9功能，即QDQCQBQA=1001.

應(yīng)用N進(jìn)制的集成計(jì)數(shù)器可以實(shí)現(xiàn)任意模值M(MN時(shí)，可以用多片級(jí)聯(lián)外加譯碼電路來(lái)構(gòu)成。

2 構(gòu)成比模10小的7進(jìn)制計(jì)數(shù)器

2.1 CPA端接輸入脈沖信號(hào)

2.1.1 7進(jìn)制計(jì)數(shù)器(清零法)

1)從0開(kāi)始計(jì)數(shù)

輸入端接入10Hz的時(shí)鐘脈沖，輸出端接入LED，通過(guò)觀察LED燈亮暗的狀態(tài)來(lái)觀察實(shí)驗(yàn)的現(xiàn)象。輸入端接入1kHz的時(shí)鐘脈沖，輸出接入四蹤示波器觀察輸出端的時(shí)序波形。如圖2所示。

(a)電路圖

(b)時(shí)序圖(從上至下依次為QAQBQCQD)

CPA端輸入脈沖信號(hào)，CPB接QA端，2×5進(jìn)制計(jì)數(shù)器，8421BCD碼的10進(jìn)制計(jì)數(shù)器，再用脈沖反饋法，令R0(1)=R0(2)=QCQBQA實(shí)現(xiàn)。第N(7)個(gè)CP脈沖后,由輸出端的“1”去控制清零端。當(dāng)計(jì)數(shù)器出現(xiàn)0111狀態(tài)時(shí)，計(jì)數(shù)器迅速?gòu)?fù)位到0000狀態(tài)，然后又開(kāi)始從0000狀態(tài)計(jì)數(shù)，從而實(shí)現(xiàn)0000～0110七進(jìn)制計(jì)數(shù)。利用清零功能將0111、1000、1001這3個(gè)狀態(tài)去掉。當(dāng)QDQCQBQA=0111時(shí)，迅速?gòu)?fù)位到0000，然后又開(kāi)始從0000狀態(tài)計(jì)數(shù)。0111狀態(tài)出現(xiàn)的時(shí)間極短，通常只有10ns左右，并不能看到。因而我們認(rèn)為該電路是一個(gè)實(shí)現(xiàn)從0000-0110的七進(jìn)制計(jì)數(shù)器[3]。由圖2(b)可見(jiàn)，反饋清零法組成7進(jìn)制計(jì)數(shù)器有一個(gè)瞬態(tài)。

74LS90十進(jìn)制計(jì)數(shù)器組成的7進(jìn)制計(jì)數(shù)器, 用Multisim9仿真時(shí)出現(xiàn)了開(kāi)機(jī)亂碼現(xiàn)象, 電路在開(kāi)始運(yùn)行時(shí)，產(chǎn)生隨機(jī)數(shù)，直到下一次脈沖信號(hào)到來(lái)，電路才從零開(kāi)始計(jì)數(shù)，所以需要設(shè)計(jì)電路進(jìn)行復(fù)位[4]。具體做法是增加上電清零功能，如圖3(a)所示，在電路中加入清零開(kāi)關(guān)和閉合開(kāi)關(guān)，電路可在任意情況下清零；斷開(kāi)開(kāi)關(guān)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)。確保7進(jìn)制計(jì)數(shù)器電路能從0開(kāi)始計(jì)數(shù)。

(a)電路圖

(b)時(shí)序圖(從上至下依次為QAQBQCQD)

2)從1開(kāi)始計(jì)數(shù)

單片74LS90能實(shí)現(xiàn)十進(jìn)制計(jì)數(shù)器(從0計(jì)數(shù)到9), 似乎可用其實(shí)現(xiàn)“9翻1”計(jì)數(shù)器, 但因9之后的第一個(gè)無(wú)效狀態(tài)為0000,無(wú)為1的輸出端, 而其又是加計(jì)數(shù)器, 無(wú)法獲取反饋控制信號(hào),故不能實(shí)現(xiàn)“9翻1”.74LS90并無(wú)置1端, 只有置9端和置0端,又該如何實(shí)現(xiàn)8以內(nèi)的翻1？因?yàn)?4LS90的十進(jìn)制實(shí)際上是由其內(nèi)部的二進(jìn)制和五進(jìn)制計(jì)數(shù)器級(jí)聯(lián)實(shí)現(xiàn)的,若在二進(jìn)制輸出端加一個(gè)非門(mén),同樣還是一個(gè)二進(jìn)制計(jì)數(shù)器, 這時(shí)再將改造后的二進(jìn)制計(jì)數(shù)器的輸出與其內(nèi)部的五進(jìn)制計(jì)數(shù)器級(jí)聯(lián),芯片的置0端,這時(shí)就轉(zhuǎn)變?yōu)橹?端。需注意的是,74LS10的輸出應(yīng)作為最低位, 而不是QA[5].如圖4所示。

圖4 7進(jìn)制計(jì)數(shù)器(清零法)(8421 BCD碼接法)從1開(kāi)始計(jì)數(shù)

2.1.2 7進(jìn)制計(jì)數(shù)器(異步置數(shù)法)

1)異步置數(shù)法7進(jìn)制計(jì)數(shù)器(未加門(mén)電路)

(a)電路圖

(b)時(shí)序圖(從上至下依次為QAQBQCQD)

因?yàn)?的BCD代碼為0111，所以只用兩個(gè)復(fù)位0輸入R0(1)、R0(2)來(lái)實(shí)現(xiàn)每7個(gè)輸入脈沖的一次復(fù)位是不可能的，利用復(fù)位9輸入R9(1)、R9(2)并使復(fù)位0輸入R0(1)、R0(2)接地，QC、QB輸出端分別接到R9(1)、R9(2)端(腳6、7)上，輸出為0110時(shí)，QB=QC=1，S9(1)=S9(2)=1,置9(1001)。輸出QDQCQBQA依次為0000→0001→0010→0011→0100→0101→1001之后再?gòu)?000開(kāi)始循環(huán)[6～8]。

2)異步置數(shù)法7進(jìn)制計(jì)數(shù)器(加門(mén)電路)

(a)電路圖

(b)時(shí)序圖(從上至下依次為QAQBQCQD)

異步置數(shù)法7進(jìn)制計(jì)數(shù)器，當(dāng)計(jì)數(shù)器QDQCQBQA為0110(6)時(shí)，立即產(chǎn)生“置9”信號(hào)，使R9(1)=R9(2)=1，將電路置成QDQCQBQA=1001，因此電路在0-1……5-9這七個(gè)狀態(tài)之間循環(huán)，電路為7進(jìn)制計(jì)數(shù)器。0110是過(guò)渡狀態(tài)，0110、0111、1110、1111這4個(gè)狀態(tài)是過(guò)渡狀態(tài)[9]。

缺點(diǎn)0101→1001變化過(guò)程中轉(zhuǎn)換時(shí)間過(guò)短。改進(jìn)方法：在電路中加入一個(gè)RS觸發(fā)器延長(zhǎng)時(shí)間，使其正常(圖7所示)。

圖7 異步置數(shù)法7進(jìn)制計(jì)數(shù)器改進(jìn)電路

3)異步置數(shù)法7進(jìn)制計(jì)數(shù)器改進(jìn)電路

利用與門(mén)產(chǎn)生清零信號(hào)，此信號(hào)隨著計(jì)數(shù)器清零而立即消失，持續(xù)時(shí)間極短，如果觸發(fā)器的復(fù)位速度有快有慢，則可能動(dòng)作慢的觸發(fā)器還未來(lái)得及復(fù)0，清零信號(hào)已經(jīng)消失，導(dǎo)致電路產(chǎn)生邏輯錯(cuò)誤。因此，這種接法的電路可靠性不高。修正電路：反饋信號(hào)與清零端之間接一個(gè)基本RS觸發(fā)器。既保證了在第7個(gè)計(jì)數(shù)脈沖下降沿到來(lái)時(shí)，R0(1)、R0(2)為高電平，亦提高了計(jì)數(shù)器置0復(fù)位時(shí)狀態(tài)轉(zhuǎn)換的速率。使得清0復(fù)位信號(hào)有足夠的作用時(shí)間使計(jì)數(shù)器可靠地清“0”.

2.2 CPB端輸入脈沖信號(hào)

2.2.1 CPA與QD相連,清零法

1)不接門(mén)電路

CPB端輸入脈沖信號(hào)，CPA接QD端，5421碼輸出(QAQDQCQB)，如圖8所示。

(a)電路圖

(b)時(shí)序圖(從上至下依次為QBQCQDQA)

2)接門(mén)電路

從上至下依次為QBQCQDQA，在0,1,2,3,4,5,6之間循環(huán)，6(1001)之后出現(xiàn)了一個(gè)輸出端有短暫的過(guò)渡態(tài)(“毛刺”), 這是異步清零產(chǎn)生的。

CPB端輸入脈沖信號(hào)，CPA接QD端，5421碼輸出(QAQDQCQB)，如圖9所示。

(a)電路圖

(b)時(shí)序圖(從上至下依次為QBQCQDQA)

2.2.2 CPA與QD相連，7進(jìn)制計(jì)數(shù)器(置數(shù)法) 因?yàn)?的BCD代碼為0111，所以只用兩個(gè)復(fù)位0輸入R0(1)、R0(2)來(lái)實(shí)現(xiàn)每7個(gè)輸入脈沖的一次復(fù)位是不可能的，但利用復(fù)位9輸入R9(1)、R9(2)，并使復(fù)位0輸入R0(1)、R0(2)接地，QC、QB輸出端分別接到R9(1)、R9(2)端(腳6、7)上，這時(shí)計(jì)數(shù)器就能對(duì)0、1、2、3、4、5、9、0…等等進(jìn)行計(jì)數(shù)，由輸出端QC或QD就可以得到非對(duì)稱的7進(jìn)制輸出[6]，如圖10所示。

(a)電路圖

(b)時(shí)序圖(從上至下依次為QBQCQDQA)

2.2.3 CPA與QC相連，7進(jìn)制計(jì)數(shù)器(清零法) 從上至下依次為QBQCQDQA，CPB端輸入脈沖信號(hào)，CPA接QC端，5421碼(QAQDQCQB), 在0-1-2-3-9-5-6-0這七個(gè)狀態(tài)之間循環(huán)，電路為7進(jìn)制計(jì)數(shù)器。6(1001)之后出現(xiàn)了一個(gè)輸出端有短暫的過(guò)渡態(tài)(“毛刺”)，這是異步清零產(chǎn)生的，如圖11所示。

圖11 7進(jìn)制計(jì)數(shù)器(清零法)(CPA接QC端)

3 用74LS90實(shí)現(xiàn)模為15的計(jì)數(shù)器

用74LS90實(shí)現(xiàn)模為15的計(jì)數(shù)器，有兩種方法。

1)方法一:反饋歸零法(復(fù)位法)

2)方法二:級(jí)聯(lián)法，M為15；15=3×5，用兩片74LS90，一片實(shí)現(xiàn)3進(jìn)制，一片實(shí)現(xiàn)5進(jìn)制，再將兩片進(jìn)行級(jí)聯(lián)即可。

3.1 反饋歸零法15進(jìn)制計(jì)數(shù)器

3.1.1 百進(jìn)制計(jì)數(shù)器 用兩片74LS90構(gòu)成百進(jìn)制計(jì)數(shù)器。每片74LS90芯片連接實(shí)現(xiàn)8421十進(jìn)制輸出，輸出狀態(tài)排列為QDQCQBQA輸出值為0000～1001，構(gòu)成十進(jìn)制計(jì)數(shù)器。(74LS90 為下降沿觸發(fā)，低位清零時(shí)，進(jìn)位信號(hào)由“1”到“0”，使高位進(jìn)位，不用外加其他電路。)用低位片的高位輸出QD作為高位片時(shí)鐘輸入，即當(dāng)?shù)臀黄敵鰻顟B(tài)由1001回到0000時(shí)，讓高位片時(shí)鐘脈沖出現(xiàn)工作點(diǎn)(下降沿)，則高位片同時(shí)計(jì)數(shù)一次。低位片計(jì)數(shù)一個(gè)周期，低位片QD發(fā)出進(jìn)位信號(hào)，高位片計(jì)數(shù)一次，計(jì)數(shù)起點(diǎn)8421碼為0000 0000，終點(diǎn)為1001 1001，轉(zhuǎn)化為十進(jìn)制后為00～99，實(shí)現(xiàn)百進(jìn)制計(jì)數(shù)。如圖12所示。

圖12 百進(jìn)制計(jì)數(shù)器

圖13 15進(jìn)制計(jì)數(shù)器(級(jí)聯(lián))(整體清零法構(gòu)成15進(jìn)制計(jì)數(shù)電路)

3.1.2 15進(jìn)制計(jì)數(shù)器 兩個(gè)74LS90組成百進(jìn)制計(jì)數(shù)器之后，將狀態(tài)“0001 0101”通過(guò)反饋與門(mén)輸出至異步清零端，從而實(shí)現(xiàn)15進(jìn)制計(jì)數(shù)器。如圖13所示。

兩個(gè)74LS90 芯片的清零端 R0(1)、R0(2)在出現(xiàn)15這個(gè)數(shù)時(shí)對(duì)其進(jìn)行納秒級(jí)的清零動(dòng)作，所以查看計(jì)數(shù)過(guò)程中不會(huì)出現(xiàn) 15 這個(gè)數(shù)[10]。

個(gè)位片的R0(1)必須和十位片R0(1)連接在一起；個(gè)位片的R0(2)也要和十位片的R0(2)連接在一起；只有這么連接，才可能使兩片74LS90同時(shí)清零。

3.2 級(jí)聯(lián)法15進(jìn)制計(jì)數(shù)器

級(jí)聯(lián)法，M為15；15=3×5，用兩片74LS90，一片實(shí)現(xiàn)3進(jìn)制，一片實(shí)現(xiàn)5進(jìn)制，采用串行進(jìn)位級(jí)聯(lián)方式將兩片級(jí)聯(lián)起來(lái)。即將低位片計(jì)數(shù)器QC的輸出信號(hào)作為高位片計(jì)數(shù)器的計(jì)數(shù)輸入脈沖。

實(shí)際連接電路后發(fā)現(xiàn)圖14電路為20進(jìn)制計(jì)數(shù)器，而且0011、0111、1111這幾個(gè)狀態(tài)沒(méi)有出現(xiàn)。

設(shè)計(jì)電路時(shí)，不能確定CP和QB哪個(gè)先改變狀態(tài)，則不能正確確定電路的狀態(tài)轉(zhuǎn)換關(guān)系。要保證CP的下降沿在QB的新?tīng)顟B(tài)穩(wěn)定后才到達(dá)，在QB到CP的傳輸通道增加延遲環(huán)節(jié)，使總的延遲時(shí)間足夠長(zhǎng)即可[11～12]。在圖14電路中增加一個(gè)RC延時(shí)電路，如圖15所示，0011、0111、1111這幾個(gè)狀態(tài)出現(xiàn)了，電路為20進(jìn)制計(jì)數(shù)器，但還不是15進(jìn)制計(jì)數(shù)器。

圖14 15進(jìn)制計(jì)數(shù)器(級(jí)聯(lián))

圖15 15進(jìn)制計(jì)數(shù)器(級(jí)聯(lián))(加RC延時(shí))

改進(jìn)電路如圖16所示。將圖16中X4、X3、X2、X1接4與非門(mén)74LS20的4個(gè)輸入端后接非門(mén)74LS04之后再接入5進(jìn)制的R01端。

圖16 15進(jìn)制計(jì)數(shù)器(級(jí)聯(lián))(改進(jìn)電路)

4 總結(jié)

當(dāng)7進(jìn)制計(jì)數(shù)器BCD碼中高電平的輸出端不超過(guò)2個(gè)時(shí)，可以直接將其相應(yīng)端接入74LS90的清零端或置數(shù)端，不需要另外接入門(mén)電路。

QD與CPA相連組成5421碼進(jìn)制外，QC與CPA相連同樣可以組成5421碼進(jìn)制輸出。

仿真中出現(xiàn)開(kāi)機(jī)亂碼，在電路中加入清零開(kāi)關(guān)，閉合開(kāi)關(guān)，電路可在任意情況下清零；斷開(kāi)開(kāi)關(guān)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)。確保7進(jìn)制計(jì)數(shù)器電路能從0開(kāi)始計(jì)數(shù)。計(jì)數(shù)器漏跳時(shí)，可以加入RS觸發(fā)器、增加RC延時(shí)電路來(lái)解決。

15進(jìn)制級(jí)聯(lián)時(shí)，按照電路原理，第一級(jí)3進(jìn)制，第二級(jí)5進(jìn)制，兩級(jí)相連，分別清零即可。但實(shí)際電路需要將1111狀態(tài)整體清零。

由此可見(jiàn)，使用集成計(jì)數(shù)器設(shè)計(jì)任意進(jìn)制計(jì)數(shù)器時(shí)，需要結(jié)合芯片的功能表，并根據(jù)電路的實(shí)際應(yīng)用場(chǎng)合采用合適的連接方式。利用Multisim9仿真軟件進(jìn)行分析，有助于直觀地觀察電路運(yùn)行結(jié)果，利于及時(shí)發(fā)現(xiàn)錯(cuò)誤，修改方便，便于驗(yàn)證，幫助熟練掌握任意進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。

實(shí)踐證明，引入仿真驗(yàn)證環(huán)節(jié)，學(xué)生對(duì)任意進(jìn)制計(jì)數(shù)器的分析和設(shè)計(jì)理解更加清晰透徹，該方法有效地提高了教學(xué)效果和質(zhì)量[13～17]。