基于FPGA的數(shù)字式GPS接收機(jī)載波環(huán)設(shè)計(jì)與實(shí)現(xiàn)

張博，張斌

空軍工程大學(xué)信息與導(dǎo)航學(xué)院，陜西西安 710077

基于FPGA的數(shù)字式GPS接收機(jī)載波環(huán)設(shè)計(jì)與實(shí)現(xiàn)

張博，張斌

空軍工程大學(xué)信息與導(dǎo)航學(xué)院，陜西西安 710077

同步系統(tǒng)工作的好壞，在很大程度上決定了通信系統(tǒng)的質(zhì)量。GPS接收機(jī)將天線接收到的衛(wèi)星信號(hào)經(jīng)射頻前端處理后變成了數(shù)字中頻信號(hào)，接收機(jī)對(duì)GPS衛(wèi)星的信號(hào)處理過程，可依次分為捕獲、跟蹤、位同步和幀同步4個(gè)階段。針對(duì)GPS信號(hào)的BPSK調(diào)制和強(qiáng)度微弱等特點(diǎn)，模擬GPS接收機(jī)基帶數(shù)字信號(hào)處理過程，首先介紹了科斯塔斯（Costas）接收機(jī)的工作原理，分析研究了基于現(xiàn)場可編程門陣列（field-programmable gate array，F(xiàn)PGA）的軟件無線電載波同步技術(shù)的實(shí)現(xiàn)方法，并采用Costas環(huán)實(shí)現(xiàn)了載波同步，性能測試驗(yàn)證了設(shè)計(jì)的正確性和可行性。

載波同步；偽隨機(jī)碼；Costas環(huán)；現(xiàn)場可編程門陣列

接收機(jī)對(duì)GPS衛(wèi)星的信號(hào)處理過程，可以依次分為捕獲、跟蹤、位同步和幀同步4個(gè)階段。由于位同步、幀同步均需要以數(shù)據(jù)解調(diào)為前提條件，除了幅度調(diào)制及頻率調(diào)制可以采用非相干解調(diào)外，大部分調(diào)制方式都采用相干解調(diào)以獲取更好的性能，而進(jìn)行相干解調(diào)，接收端就必須提取相干載波。載波同步的性能直接影響著通信系統(tǒng)的性能。針對(duì)GPS信號(hào)的BPSK調(diào)制和強(qiáng)度微弱等特點(diǎn)，GPS接收機(jī)鎖相環(huán)通常采用I／Q解調(diào)法來幫助完成對(duì)輸入信號(hào)的下變頻、鑒相和數(shù)據(jù)解調(diào)等任務(wù)。自同步法是工程上廣泛應(yīng)用的一種載波同步方式。自同步法主要有鎖相環(huán)、平方環(huán)、Costas環(huán)和判決反饋環(huán)等。目前工程上最常用的抑制載波跟蹤環(huán)是平方環(huán)和Costas環(huán)等。由于Costas環(huán)不需要對(duì)接收信號(hào)進(jìn)行平方變換，也不需要對(duì)鎖相環(huán)路中DDS輸出的載波信號(hào)進(jìn)行分頻處理，因此實(shí)現(xiàn)復(fù)雜度更小些，所耗費(fèi)的硬件資源也更少。模擬GPS接收機(jī)基帶數(shù)字信號(hào)處理過程，首先介紹了科斯塔斯（Costas）接收機(jī)的工作原理，分析研究了基于現(xiàn)場可編程門陣列（field-pro-grammable gate array，F(xiàn)PGA）的軟件無線電載波同步技術(shù)的實(shí)現(xiàn)方法，并采用Costas環(huán)實(shí)現(xiàn)了載波同步，性能測試驗(yàn)證了設(shè)計(jì)的正確性和可行性，對(duì)實(shí)際應(yīng)用具有一定的指導(dǎo)價(jià)值。

1 Costas接收機(jī)的工作原理

J.P.Costas在1956年首先提出采用同相―正交環(huán)來恢復(fù)載波信號(hào)，隨后Riter證明跟蹤低信噪比的抑制載波信號(hào)的最佳裝置是Costas環(huán)及平方環(huán)。傳統(tǒng)的模擬Costas環(huán)因存在同相支路與正交支路的不平衡性從而使環(huán)路的性能受到一定影響，且模擬電路還存在直流零點(diǎn)漂移、難以調(diào)試等缺點(diǎn)，而采用全數(shù)字的實(shí)現(xiàn)方式，則可以有效避免這些問題。

Costas環(huán)的工作原理如圖1所示，主要由數(shù)字頻率合成器（direct digital frequency synthesizers，DDS）、數(shù)字鑒相器（乘法器）、偽碼發(fā)生器（pn_ gen）、低通濾波器（LPF）和環(huán)路濾波器（LF）等組成。由于它是由輸入信號(hào)分別乘以同相和正交兩路載波信號(hào)，因此常稱這種環(huán)路為同相―正交環(huán)，也稱為科斯塔斯環(huán)（Costas）。輸入信號(hào)經(jīng)上、下支路分別乘以同相和正交載波，然后再與偽碼進(jìn)行相乘，并通過低通濾波器后再相乘，完成鑒相功能，最后經(jīng)環(huán)路濾波器輸出控制本地振蕩器的誤差電壓。

圖1 科斯塔斯環(huán)（Costas）的工作原理

設(shè)輸入BPSK調(diào)制信號(hào)為S（t）＝SBPSK（t）＝PN（t）m（t）cos（wct），式中：PN（t）為偽碼信號(hào)，m（t）為基帶信號(hào)，cos（wct）為載波信號(hào)。

環(huán)路鎖定時(shí)，DDS輸出的是與發(fā)送信號(hào)頻率相同相位差為φ的相干載波，記作UDDS（t）＝cos（wct＋φ）此信號(hào)和它經(jīng)π／2相移后的正交信號(hào)分別在同相支路和正交支路，首先與輸入信號(hào)進(jìn)行混頻可實(shí)現(xiàn)對(duì)輸入信號(hào)的下變頻，然后再與偽碼進(jìn)行相乘，得

經(jīng)過低通濾波器后的輸出分別為

由于q0（t）和i0（t）都包含有調(diào)制信號(hào)，因此將它們再相乘可消除調(diào)制信號(hào)的影響，得

由此可見，Costas環(huán)DDS的誤差控制信號(hào)與調(diào)制信號(hào)無關(guān)，只取決于相位差。

因?yàn)殒i相環(huán)鎖定時(shí)，相位差很小，有所以，同相支路的輸出就是解調(diào)后的基帶信號(hào)。

2 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

2.1 參數(shù)選取

全數(shù)字載波環(huán)系統(tǒng)參數(shù)設(shè)計(jì)為：數(shù)據(jù)速率4 MHz；偽碼速率10 MHz；載波頻率70 MHz；系統(tǒng)時(shí)鐘100 MHz；中頻采樣后的載波頻率6 MHz；信道帶寬20 MHz；調(diào)制方式為BPSK。

2.2 系統(tǒng)設(shè)計(jì)

1）直接數(shù)字頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

直接數(shù)字頻率合成器的基本工作原理框圖如圖2所示。

圖2 DDS基本工作原理框圖

直接數(shù)字頻率合成器（DDS）用于產(chǎn)生頻率及相位可控的正、余弦信號(hào)。DDS的基本工作原理是在時(shí)鐘信號(hào)的驅(qū)動(dòng)下讀取三角函數(shù)表。在FPGA實(shí)現(xiàn)中，通常采用ISE工具提供的DDS核來實(shí)現(xiàn)。

DDS的設(shè)計(jì)直接采用ISE提供的DDS核即可。設(shè)計(jì)者需要確定的主要參數(shù)有DDS相位累加字位寬（頻率字位寬）BDDS、驅(qū)動(dòng)時(shí)鐘頻率fclk、輸出數(shù)據(jù)位寬A等參數(shù)。環(huán)路中，DDS的輸出數(shù)據(jù)位數(shù)A通常與輸入數(shù)據(jù)位數(shù)Bdata相同，即A＝Bdata。當(dāng)然，DDS的輸出數(shù)據(jù)位數(shù)也可以根據(jù)實(shí)際情況進(jìn)行調(diào)整，DDS的輸出數(shù)據(jù)位數(shù)越多，則本地振蕩器輸出信號(hào)的旁瓣抑制比（spurious free dynamic range，SFDR）性能越好，系統(tǒng)所耗費(fèi)的硬件資源也越多。DDS的旁瓣抑制滿足A／D轉(zhuǎn)換的字長效應(yīng)，輸出波形的位寬每增加1 bit，其旁瓣抑制比就提升6 dB。即FP-GA內(nèi)部的任何一點(diǎn)信號(hào)，每多用1 bit，其信噪比提升6 dB。DDS的驅(qū)動(dòng)時(shí)鐘頻率fclk通常與輸入數(shù)據(jù)采樣速率fs相同，即fclk＝fs。相位累加字位寬不僅影響到整個(gè)環(huán)路的總增益，更重要的是直接決定了更新頻率字所能達(dá)到的頻率分辨率，工程上通常需要頻率分辨率小于1 Hz。其中頻率字Δθ、輸出頻率fout、頻率字位寬BDDS之間的關(guān)系為

這樣就可以通過改變頻率控制字Δθ來改變輸出頻率。從原理中可以看出，DDS所能產(chǎn)生的最小頻率為fout＝fclk／2Bdds，這個(gè)頻率被稱為是DDS的分辨率。顯然，增加頻率字位數(shù)BDDS，可以產(chǎn)生更小頻率的信號(hào)，提高頻率的分辨率。在設(shè)計(jì)整個(gè)載波同步環(huán)路時(shí)，環(huán)路的總增益是一個(gè)非常重要的參數(shù)，而其中DDS的增益KDDS為

式中：TDDS為DDS頻率字更新周期。顯然，頻率字位數(shù)越多，DDS的增益越??；頻率字更新周期越長，DDS增益越大。

DDS的仿真波形如圖3所示。系統(tǒng)仿真是由Modelsim10.1a軟件實(shí)現(xiàn)的。

圖3 DDS的仿真波形

2）偽碼發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)

GPS從根本上講是一個(gè)基于碼分多址（code di-vision multiple access，CDMA）的擴(kuò)頻（spread spec-trum，SS）通信系統(tǒng)。擴(kuò)頻調(diào)制是通過偽隨機(jī)碼或偽隨機(jī)序列來實(shí)現(xiàn)的。GPS采用的GOLD序列就是由m序列優(yōu)選對(duì)產(chǎn)生的，其目的之一是用來實(shí)現(xiàn)碼分多址，目的之二是用來測距。

m序列碼發(fā)生器是一種反饋移位型結(jié)構(gòu)的電路，它由n位移位寄存器加異或反饋網(wǎng)絡(luò)組成，其序列長度M＝2n－1，只有一個(gè)冗余狀態(tài)即全0狀態(tài)，所以稱為最大線性碼發(fā)生器。

由于其結(jié)構(gòu)已定型，且反饋函數(shù)和連接形式都有一定規(guī)律，因此利用查表就可以設(shè)計(jì)出m序列碼。表1列出了部分m序列碼的反饋函數(shù)和移位寄存器位數(shù)n的對(duì)應(yīng)關(guān)系。如果給定一個(gè)序列信號(hào)長度M，則根據(jù)M＝2n－1求出n，由n查表便可得到相應(yīng)的反饋函數(shù)。

表1 m序列反饋函數(shù)表

考慮用長度m＝5的線性反饋移位寄存器產(chǎn)生一個(gè)m序列。從表1中選擇［3，5］作為反饋連接，編寫相應(yīng)代碼進(jìn)行仿真，結(jié)果如圖4所示（初始狀態(tài)為00001）。系統(tǒng)仿真是由Modelsim10.1a軟件實(shí)現(xiàn)的。通過仿真波形可以看出，偽碼發(fā)生器輸出的序列為1000010010110011111000110111010…，碼序列周期M＝31。

圖4 偽碼發(fā)生器的仿真波形

3）低通濾波器的設(shè)計(jì)與實(shí)現(xiàn)

濾波器是數(shù)字信號(hào)處理中十分常用的模塊之一，一般來講，對(duì)于一些比較復(fù)雜的通用數(shù)字運(yùn)算或處理需求，如果目標(biāo)器件及開發(fā)工具提供相應(yīng)的IP核，則一般選用IP核進(jìn)行設(shè)計(jì)，這樣不僅可以提高設(shè)計(jì)效率，同時(shí)也可以保證系統(tǒng)的性能。

Xilinx公司作為世界上最大的FPGA／CPLD生產(chǎn)商之一，多年來一直占據(jù)行業(yè)領(lǐng)先的地位。Xilinx 的FPGA／CPLD具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，而且它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能等。ISE（intergrated synthesis en-vironment）是Xilinx FPGA／CPLD的綜合性集成設(shè)計(jì)平臺(tái)，利用該平臺(tái)可完成從設(shè)計(jì)輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、程序下載與配置、功耗分析等整個(gè)FPGA／CPLD的開發(fā)過程，其最新版本為ISE14.7 Suit系列。ISE 13.1提供了功能十分強(qiáng)大的FIR核FIR Compiler v5.0。FIR核進(jìn)行配置后，即可以使用。

FIR Compiler v5.0核可根據(jù)用戶需要，選擇生成乘／加結(jié)構(gòu)（multiply-accumulate，MAC）或分布式結(jié)構(gòu)（distributed arithmatic，DA）的濾波器；最多可同時(shí)支持256個(gè)通道；抽頭系數(shù)從2～1 024，輸入數(shù)據(jù)位寬及濾波器系數(shù)最多可支持49 bit，能夠自動(dòng)發(fā)掘系數(shù)的對(duì)稱性來節(jié)省資源。

首先用MATLAB仿真低通濾波器系數(shù)，對(duì)濾波器系數(shù)進(jìn)行n位量化，并將濾波器系數(shù)存入FPGA所需的COE文件。然后，用FIR濾波器進(jìn)行設(shè)計(jì)和實(shí)現(xiàn)。低通濾波器（lowpass filter，LPF）的仿真波形如圖5所示。系統(tǒng)仿真由Modelsim10.1a軟件實(shí)現(xiàn)。

圖5 低通濾波器的仿真波形

4）數(shù)字鑒相器的設(shè)計(jì)

數(shù)字鑒相器原理圖如圖6所示。

圖6 數(shù)字鑒相器原理圖

根據(jù)圖1 Costas環(huán)的工作原理，鑒相器實(shí)際上是同相支路與正交支路的乘法運(yùn)算。在FPGA實(shí)現(xiàn)過程中，乘法運(yùn)算不僅需要耗費(fèi)較大的硬件資源，且運(yùn)算速度也會(huì)受到一定限制。工程上通常取同相支路的符號(hào)位作為過零檢測脈沖，并與正交支路進(jìn)行異或運(yùn)算。

5）數(shù)字環(huán)路濾波器的設(shè)計(jì)

數(shù)字環(huán)路濾波器的結(jié)構(gòu)如圖7所示。

圖7 數(shù)字環(huán)路濾波器的結(jié)構(gòu)圖

環(huán)路濾波器在Costas接收機(jī)中起著非常重要的作用。它具有低通特性，一方面可以起低通濾波器的作用，更重要的是它對(duì)環(huán)路參數(shù)調(diào)整起著決定性的作用。在模擬電路中，常用的環(huán)路濾波器有RC積分濾波器、無源比例積分濾波器和有源比例積分濾波器。其中高增益的有源比例積分濾波器因其性能優(yōu)良，是鎖相環(huán)中應(yīng)用最為廣泛的濾波器（理想積分濾波器）。數(shù)字環(huán)路濾波器設(shè)計(jì)的關(guān)鍵問題在于獲取濾波器系數(shù)C1、C2。對(duì)于理想積分濾波器來講，其數(shù)字化系統(tǒng)函數(shù)表示為

式中：ξ為環(huán)路無阻尼系數(shù)，對(duì)于理想二階鎖相環(huán)來講，工程上一般取0.707；wn為環(huán)路無阻尼振蕩頻率（自然角頻率）；T為數(shù)據(jù)采樣周期，T＝1／fs；K為總增益；C1、C2為環(huán)路濾波器的系數(shù)。環(huán)路總增益是一個(gè)非常重要的參數(shù)，其計(jì)算方法為

式中：Blp為環(huán)路濾波器輸出的有效數(shù)據(jù)位數(shù)，N為DDS的相位累加字位寬，TDDS為頻率字更新周期，fs為數(shù)據(jù)采樣時(shí)鐘頻率。確定好環(huán)路總增益、環(huán)路自然角頻率后，就可以設(shè)計(jì)出環(huán)路濾波器的系數(shù)C1、C2，從而完成整個(gè)環(huán)路濾波器參數(shù)的設(shè)計(jì)。

由于在Costas環(huán)設(shè)計(jì)中，N＝34，Blp＝30，取TDDS＝8／fs，可計(jì)算得出K＝0.785 4，C1＝0.053 0，C2＝0.001 1，系統(tǒng)函數(shù)的極點(diǎn)為0.979 2±0.020 4 i，因此系統(tǒng)是穩(wěn)定的。

3 系統(tǒng)實(shí)現(xiàn)與仿真

圖8為系統(tǒng)設(shè)計(jì)在Xilinx ISE開發(fā)平臺(tái)下實(shí)現(xiàn)后的仿真波形。系統(tǒng)仿真是由Modelsim10.1a軟件實(shí)現(xiàn)的。根據(jù)無線電技術(shù)的慣例，以二進(jìn)制數(shù)“0”代表正電平（＋1），以二進(jìn)制數(shù)“1”代表負(fù)電平（－1）。從I、Q支路輸出波形可以看出，BPSK調(diào)制后，在偽碼發(fā)生器輸出“0”時(shí)，載波相位狀態(tài)不變，在偽碼發(fā)生器輸出“1”時(shí)，載波相位會(huì)有180o跳變。

通過仿真波形還可以看出，對(duì)于不知道偽隨機(jī)碼（PN碼）的用戶而言，擴(kuò)頻后的信號(hào)簡直就是噪聲。FPGA實(shí)現(xiàn)后，可以在ISE界面十分方便地查看到整個(gè)系統(tǒng)所占用的硬件資源及最高系統(tǒng)運(yùn)算速度。其中，Slice Registers（寄存器資源）使用了759個(gè)，占3%；Slice LUTs（查找表資源）使用了631個(gè)，占3%；BlockRAM／FIFO使用了1個(gè)，占3%；BUFG／BUFGCTRLs（全局時(shí)鐘資源）使用了1個(gè)，占3%；DSP48Es使用了8個(gè)，占25%。Minimum period：7.958ns｛1｝（Maximum frequency：125.660 MHz）最高系統(tǒng)時(shí)鐘頻率可達(dá)125.660 MHz，顯然滿足設(shè)計(jì)要求的100 MHz。

圖8 系統(tǒng)仿真波形

4 結(jié)束語

GPS接收機(jī)對(duì)信號(hào)的跟蹤主要是借助載波環(huán)和碼環(huán)來完成的。載波環(huán)通過復(fù)制一個(gè)與接收載波信號(hào)的相位或頻率相一致的載波，然后讓接收信號(hào)與復(fù)制載波進(jìn)行相乘混頻，以實(shí)現(xiàn)對(duì)輸入信號(hào)的下變頻，從中獲得對(duì)接收載波信號(hào)的相位或頻率的測量值，并且解調(diào)出接收信號(hào)上所調(diào)制的導(dǎo)航電文數(shù)據(jù)比特。載波同步的性能直接影響著通信系統(tǒng)的性能。全數(shù)字的載波同步環(huán)對(duì)GPS接收機(jī)來講就非常重要。

［1］HAYKIN S.通信系統(tǒng)：4版［M］.宋鐵成，等譯.北京：電子工業(yè)出版社，2012：75-89.

［2］謝鋼.GPS原理與接收機(jī)設(shè)計(jì)［M］.北京：電子工業(yè)出版社，2009：16-40.

［3］趙剛.擴(kuò)頻通信系統(tǒng)實(shí)用仿真技術(shù)［M］.北京：國防工業(yè)出版社，2009：150-155.

［4］杜勇.數(shù)字通信同步技術(shù)的MATLAB與FPGA實(shí)現(xiàn)［M］.北京：電子工業(yè)出版社，2013：97-138.

［5］杜勇，路建功，李元洲.數(shù)字濾波器的MATLAB與FPGA實(shí)現(xiàn)［M］.北京：電子工業(yè)出版社，2012：300-342.

［6］何賓.Xilinx FPGA設(shè)計(jì)權(quán)威指南［M］.北京：清華大學(xué)出版社，2012：418-460.

［7］徐文波，田耕.Xilinx FPGA開發(fā)實(shí)用教程［M］.北京：清華大學(xué)出版社，2012：123-194.

［8］楊頌華，馮毛官，孫萬蓉，等.數(shù)字電子技術(shù)基礎(chǔ)：2版［M］.西安：西安電子科技大學(xué)出版社，2009：165-171.

［9］COSTAS JP.Synchronous communications［J］.Proceedings of the IRE，1956，44（12）：1713-1718.

［10］RITER S.An optimum phase reference detector for fully modulated phase shift keyed signal［J］.IEEE Transactions on Aerospace and Electronic Systems，1969，4（7）：627-631.

［11］MECHLENBRAUKERW F G.Remarks on the zero-input behaviour of second order digital filters designed with one magnitude truncation quantiser［J］.IEEE T-ASSP，1975，23（3）：240-242.

Design and im p lementation of the carrier tracking loop for a digital GPS receiver based on FPGA

ZHANG Bo，ZHANG Bin
Information and Navigation College，Air Force Engineering University，Xi’an 710077，China

The quality of communication systems can be largely determined by the synchronization technology used in the system design.GPS receiver transforms a satellite signal received by an antenna into a digitalmedium-fre-quency signal by processing at the radiation frequency frontend.The processing of the receiver for the signal of GPS satellite can be divided into four steps in order：capturing，tracking，bit synchronization and frame synchronization.Aiming at such characteristics as BPSK modulation and weak strength of GPS signal，this paper simulates the process of GPS receiver for processing digital signals of baseband.First，the working principle of Costas receiver is introduced，the realizationmethod for FPGA-based software radio carrier synchronization technology is analyzed and researched.In addition，Costas loop is used to realize carrier synchronization.The performance testing demonstrated the accuracy and feasibility of design.

arrier synchronization；pseudo random code；Costas loop；FPGA（field-programmable gate array）

P228.42

A

1009-671X（2015）02-029-04

10.3969／j.issn.1009-671X.201407008

2014-07-25.

日期：2015-03-25.

國家自然科學(xué)基金資助項(xiàng)目（61273049）.

張博（1989-），男，碩士研究生；張斌（1968-），男，教授.

張斌，E-mail：zhangbin5037＠163.com.

http：／／www.cnki.net／kcms／detail／23.1191.u.20150325.1255.007.html