N溝道VDMOS器件材料選擇

蓋錫民，王震宇

(丹東安順微電子有限公司，遼寧 丹東 118002)

VDMOSFET屬于功率MOSFET，簡稱VDMOS。這種器件采用電壓控制方式，其特點是具有很高的輸入阻抗，良好的熱穩(wěn)定性以及很高的開關(guān)速度，因而得到了日益廣泛地應(yīng)用。在VDMOS器件制程中硅外延材料的選擇是制程中的第一步，也是十分重要的一步。由于是N溝道器件，選擇N(100)晶向的材料是十分必要的，它的表面的界面態(tài)密度較低［1］，所以幾乎所有的MOS器件都選擇這一晶向，對于非穿通型VDMOS器件而言，材料的另外兩個參數(shù)為外延層的電阻率ρ和外延層的厚度We如何選擇就成為問題的關(guān)鍵。

在滿足VDMOS器件的耐壓BVDS中起決定作用的是材料外延層的電阻率ρ。外延層的電阻率ρ越大，器件的耐壓值BVDS越高。如果外延層的電阻率選擇過大，雖然器件的耐壓值BVDS得到了充分的滿足，但VDMOS器件的導(dǎo)通電阻Ron也將變大，而VDMOS器件所期望的是在滿足耐壓BVDS的同時，導(dǎo)通電阻 Ron越小越好［5－6］，這就需要對特定參數(shù)的VDMOS器件，在制作時所選取的電阻率要恰到好處，在滿足耐壓BVDS的同時，電阻率不要過高。如果電阻率值選取太低，雖然導(dǎo)通電阻Ron較小，但耐壓BVDS就不能滿足器件的要求。

對于外延層厚度We的選擇，非穿通型VDMOS器件We要滿足P－區(qū)的縱向結(jié)深Xjp，最大反向耐壓時PN結(jié)的空間電荷區(qū)寬度Xmn，以及重摻雜襯底向外延區(qū)的自摻雜厚度Hf三者之和，在此基礎(chǔ)上稍有余量即可。如果We選擇太小，將會使VDMOS器件變成穿通型器件，耐壓值變低;We選擇太大，同樣會使器件的導(dǎo)通電阻Ron變大。

通常VDMOS器件中耐壓和電流值是非常重要的兩個參數(shù)，市場上在不同用途情況下VDMOS器件的這兩個參數(shù)的要求是多種多樣的，任何一家公司的產(chǎn)品都不可能包羅萬象，生產(chǎn)所有參數(shù)款項的產(chǎn)品。因而在市場對某一特定參數(shù)的產(chǎn)品的需求量上升時，各家公司都會爭先恐后開發(fā)試樣，在樣品試制過程中重要的是縮短試制流程，及時占領(lǐng)市場。如果選擇材料不當(dāng)，會使樣品無法滿足市場要求，形成多次選擇，多次試樣，延長提供樣品的時間，失去寶貴的市場先機，這直接有損企業(yè)的效益。因此，如何能夠快速準確的選擇材料，其意義十分巨大。

1 VDMOS器件材料外延層電阻率和厚度的理論計算

圖1 N溝道VDMOS器件縱向示意圖

對于VDMOS器件，如何獲得足夠高的耐壓和非常低的導(dǎo)通電阻Ron是設(shè)計中必須同時考慮的兩個重要問題。導(dǎo)通電阻Ron主要由外延層電阻決定。外延層越厚，以及電阻率越高，器件耐壓也越高，同時導(dǎo)通電阻Ron也越大。因此，對于VDMOS器件存在耐壓與導(dǎo)通電阻的矛盾，兩者都主要取決于外延區(qū)參數(shù) (厚度和摻雜濃度)。下面以60V耐壓的VDMOS器件為例，用理論計算的方法確定材料外延層的電阻率和厚度。

1.1 外延層電阻率的理論計算

外延層的電阻率的大小取決于外延層的摻雜濃度，摻雜濃度越小其電阻率越大。理想情況下外延層摻雜濃度為［2］:

BVDS由器件指標給出，為60V，帶入上式得外延層的摻雜濃度為:

而外延層的摻雜濃度與外延層的電阻率關(guān)系為［2］:

上式中μ為本征硅的電子遷移率，其值為1350 cm2/V·s，q為電子電荷的電量，其值為1.6×10－19C，ρ為電阻率。

1.2 外延層厚度的理論計算

1.2.1 P區(qū)摻雜濃度的確定

P－區(qū)摻雜濃度Na和柵氧化層的厚度tox決定了器件的閾值電壓VT，但Na還受器件溝道穿通電壓的限制，所以應(yīng)先從滿足耐壓的角度確定出Na的值，然后再按給定的閾值電壓的值求出tox.

如果從滿足耐壓的角度來考慮P區(qū)摻雜濃度Na可以稍大一點，但這個值與柵氧化層厚度tox一起受閾值電壓的約束，也并不是沒有條件的越大越好，閾值電壓［2］可近似表示為

上式中，QB為耗盡層電荷，不同工藝條件QOX不同，QOX完全由工藝條件決定，工藝操作以及過程如果不同將會使QOX不同，通常可以取QOX=8 ×10－8C;COX= ε0εOX/tOX是單位面積柵氧化層電容;φSS功函數(shù)差，可表示為φSS=0.026V·ln(NaNd/ni2)。Nd是多晶硅的摻雜濃度，通?？梢匀≈禐?×1018個/cm3。對于低壓或高壓 VDMOS器件，φf值的范圍在0.40～0.45變化不大，在這里可以取φf=0.43。

根據(jù)上式 (1－2)并利用牛頓迭代法計算在一定的閾值電壓下，tox和Na的對應(yīng)關(guān)系如表1所示，取VT=3.1V。

表1 柵氧化層厚度與P區(qū)摻雜濃度的關(guān)系表

因為氧化層越厚則器件的頻率特性約好，氧化層厚度應(yīng)該盡量取厚一些，但氧化層太厚會使器件的特征導(dǎo)通電阻變大，兩者之間存在著相互制約的矛盾。根據(jù)給定的閾值電壓指標，經(jīng)過綜合考慮后，取氧化層厚度為450埃，即tox=450A。則根據(jù)表1可以求得Na=3.43×1017atom/cm3。

1.2.2 外延層厚度的計算

如圖1所示的那樣，外延層厚度We應(yīng)為

上式中，xmn為PN－結(jié)在N－側(cè)的空間電荷區(qū)寬度，即為電子漂移區(qū)的擴展寬度;Hf為器件在制造過程中經(jīng)歷的高溫過程中，N+襯底向N－外延區(qū)反擴的深度，即自摻雜的結(jié)深。在這三部分當(dāng)中，xmn可以通過電參數(shù)值進行計算［2］，

上式中ε0為自由空間電容率，其值為8.854×10－14F/cm，εs半導(dǎo)體介電常數(shù)，其值為11.9，將參數(shù)指標的耐壓60V代入式 (1－3)，即可求出PN－結(jié)在N－側(cè)的空間電荷區(qū)寬度，xmn=2.8um。

在VDMOS器件中，xjp是設(shè)計中必須準確給出的量。P區(qū)和N+區(qū)橫向結(jié)深差形成溝道，溝道長度L是決定功率器件電流性能的決定部分，因此，必須正確設(shè)計各區(qū)結(jié)深。由于在摻雜的時候，橫向結(jié)深是縱向結(jié)深的0.85倍，所以溝道長度L為［2］

式中xjn為以工藝穩(wěn)定為前提的N型最小結(jié)深，因為xjn越小，特征電阻越小。一般采用砷注入的0.4um工藝。由于采用的是自對準工藝，溝道長L由P區(qū)摻雜濃度Na及其退火工藝決定。同樣由式(1－2)計算當(dāng)PN結(jié)加反向電壓時，在高摻雜P側(cè)耗盡的寬度 xmp為［2］:

代入數(shù)值后，求得xmp=0.48um時，為了防止溝道穿通，溝道長度必須大于這個耗盡層寬度，即L必須大于0.48um，為了留出充分的余量，取L=0.7um。代入式 (1－6)得:

在式 (1－3)中的Hf由工藝溫度和高溫時間所決定，對于60V的工藝取Hf=1.5um。則由 (1－3)式可以求得外延層厚度We=5.6um。

2 外延層電阻率和厚度的理論計算結(jié)果的修正

在材料選擇上，一般有兩種方式:一種是完全根據(jù)理論計算獲得材料的外延層的電阻率和厚度，另一種則是根據(jù)經(jīng)驗來確定，但往往兩者都無法快速準確地滿足實際生產(chǎn)中需求，這就需要相對精確地將二者和諧統(tǒng)一起來，即理論與實踐有效地相結(jié)合。

如果簡單地采用上述理論計算所獲得的材料的外延電阻率ρ=0.463Ω·cm，外延層厚度We=5.6um，就會發(fā)現(xiàn)所制成的VDMOS器件的耐壓值只能達到30V左右，與設(shè)計要求的60V有非常大的差距，說明理論值與實際值存在較大的誤差。所以必須對誤差產(chǎn)生的原因進行分析，并對理論計算的結(jié)果進行相應(yīng)地修正。

2.1 外延層電阻率的修正

外延層電阻率值理論計算的結(jié)果ρ=0.463Ω·cm，是指所有的條件都處在理想條件下器件才能達到耐壓值60V，實際上制約VDMOS器件耐壓值的因素很多，如氧化層內(nèi)可動電荷數(shù)量會對器件的耐壓值產(chǎn)生較大的影響［1］，盡管采取控制措施，氧化層內(nèi)仍會存在相當(dāng)數(shù)量的可動電荷使器件的耐壓值變低。還有一個重要因素是P－區(qū)的結(jié)深也會直接影響VDMOS器件的耐壓值BVDS。為了減小器件的導(dǎo)通電阻提高開關(guān)速度，P－區(qū)的結(jié)深控制在1 um ～2 um之間，而較薄的P－區(qū)會使結(jié)面的彎曲部分的曲率半徑較小，從而使器件的耐壓值變低［3］。盡管在器件的設(shè)計上采取了加場板和分壓環(huán)等措施，但實際耐壓還是與理論值相差較大。實際采用的電阻率應(yīng)在理論值的基礎(chǔ)上乘以一個修正因子K，對于耐壓值低于200V的VDMOS器件，K值一般在2～3左右。所以上述電阻率的實際值應(yīng)選范圍為:K·ρ≈0.9 Ω·cm ～1.4 Ω·cm?？紤]到外延摻雜時，由于設(shè)備和工藝的限制，電阻率存在±5%左右的誤差，綜合考慮，修正以后的電阻率選在1.2±5% Ω·cm。

2.2 外延層厚度的修正

外延層值理論計算的結(jié)果We=5.6um，也是指所有條件都在理想情況下所需選取的值。對外延層厚度的修正要考慮以下幾個因素，一是P－區(qū)結(jié)深的工藝波動，其幅度一般小于10%，二是自摻雜的厚度Hf，它跟工藝的所有高溫過程密切相關(guān)，目前襯底N+區(qū)都采用重摻砷材料，因為砷的擴散系數(shù)較小，所以自摻雜的波動幅度也不大，一般小于10%。另外外延制做過程中，厚度的控制范圍在±5%左右，以上因素綜合考慮并留取一定余量，外延厚度的選值為:We=7.5±5%um。

3 結(jié)束語

對于微電子產(chǎn)品的開發(fā)和設(shè)計人員，準確地選取材料永遠都是重要的課題。以N溝道VDMOS器件為例，以耐壓60V為例，不過是以點帶面地去進行理論的和實際的探究，藉此拋磚引玉而已。延伸開來，相較于60V的VDMOS器件，具有更低耐壓和更高耐壓的VDMOS器件，其工藝特點各不相同，比如說基于成本的考慮更小的耐壓不會設(shè)計較多的分壓環(huán)，而較高的耐壓在場板設(shè)計和分壓環(huán)的設(shè)計上則會下些功夫，工藝上也有許多差別，最終在材料的選取上體現(xiàn)在電阻率的修正因子K值則各不相同。一般來說，更低耐壓的VDMOS器件K值選擇大于3，更高耐壓的K值則在1～2左右。而外延層厚度的選取，相較于理論值的偏差則更多的取決于工藝上的過程。當(dāng)滿足了耐壓條件之后，為了獲得較低的導(dǎo)通電阻，則必須選擇最低的電阻率和最薄的外延厚度。

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