接地共面波導與芯片級聯結構設計與優(yōu)化

摘要：針對傳輸線與芯片級聯時產生阻抗突變，導致傳輸效率下降的問題，基于接地共面波導與芯片級聯結構，提出了一種適用于X～Ka波段的匹配帶線解決方法。通過S參數提取芯片的輸入阻抗，并對射頻電路中的阻抗不連續(xù)點進行分析，設計阻抗匹配電路并建立三維仿真模型。通過有限元仿真分析，討論了匹配電路和鍵合引線中心間距對射頻傳輸性能的影響，對比分析了不同結構及不同匹配電路的傳輸性能差異。仿真結果顯示：在X～Ka波段范圍內，匹配電路可令接地共面波導與芯片級聯結構的S11lt;-21dB，S21gt;-0.19dB。優(yōu)化后的接地共面波導與芯片級聯結構可在降低傳輸損耗的同時顯著提高射頻信號的隔離度，減少信道串擾，為厘米波頻段下射頻電路的設計提供理論參考。

關鍵詞：

微波技術;共面波導;阻抗匹配;金絲鍵合;射頻性能

中圖分類號：TN817

文獻標識碼：A

DOI：10.7535/hbkd.2024yx04004

Designandoptimizationofgroundedcoplanar

waveguideandchipcascadestructure

MENGZhiyong，JIXingzhao，ZHANGXiuqing，NIYongjing，YUGuoqing，ZHANGMing

（SchoolofInformationScienceandEngineering，HebeiUniversityofScienceandTechnology，

Shijiazhuang，Hebei050018，China）

Abstract：

Inordertosolvetheproblemofdecreasingtransmissionefficiencyduetoimpedanceabruptchangeduringthecascadebetweentransmissionlineandchip，amatchingband-linemethodforX～Kabandwasproposedbasedonthegroundcoplanarwaveguideandchipcascadestructure.TheinputimpedanceofthechipwasextractedbySparameter，andtheimpedancediscontinuitiesintheRFcircuitwereanalyzed.Theimpedancematchingcircuitwasdesignedandthe3Dsimulationmodelwasestablished.Throughfiniteelementsimulation，theinfluenceofmatchingcircuitandbondingleadcenterdistanceonRFtransmissionperformancewasdiscussed，andthetransmissionperformancedifferenceofdifferentstructuresandmatchingcircuitswascomparedandanalyzed.ThesimulationresultsshowthatthematchingcircuitcanmakeS11lt;-21dBandS21gt;-0.19dBofthegroundedcoplanarwaveguideandchipcascadestructureintheX～Kaband.TheoptimizedgroundedcoplanarwaveguideandchipcascadestructurecansignificantlyimprovetheisolationofRFsignalandreducechannelcrosstalkwhilereducingtransmissionloss，whichprovidestheoreticalreferenceforthedesignofRFcircuitsinthecentimeter-waveband.

Keywords：

microwavetechnology;coplanarwaveguide;impedancematching;bond-wire;RFperformance

在射頻印制板設計中，由于微波頻段導線趨膚效應和輻射效應的增大，通常需使用微帶線、帶狀線、共面波導（coplanarwaveguides，CPW）等特定的傳輸線[1]。CPW可分為普通共面波導、慢波共面波導（slow-wavecoplanarwaveguides，SCPW）和接地共面波導（groundedcoplanarwaveguide，GCPW）3種常見結構[2]，CPW具有更大范圍的特性阻抗；SCPW可以通過慢波效應，達到減慢波速和減小波長的效果[3]；GCPW由于具有集成度高、屏蔽性能好等特點，被廣泛應用于通信、雷達、衛(wèi)星等領域[4]。

由于在射頻電路設計過程中，射頻器件與傳輸帶線級聯時不可避免的會存在阻抗不連續(xù)的情況，從而引起信號反射，影響射頻傳輸性能[5-6]。為了最大程度減少因阻抗突變帶來的損耗，近年來，多位學者使用不同的方法對傳輸線傳輸性能及結構進行研究。徐靖雄等[7]通過GCPW結構將傳輸高低阻抗變換線等效為集總元件并同金絲鍵合共同組成低通濾波器，從而實現傳輸線與金絲鍵合之間的阻抗匹配。NURZHAUBAYEVA等[8]提出了一種將V型結構與信號高架結構相結合的新型共面波導傳輸線結構。杜明[9]提出了一種帶狀線組件與射頻連接器的鍵合過渡結構，采用GSG鍵合方式以及板內垂直互連實現了帶狀線與射頻連接器的過渡。上述學者使用不同的方法有效提升了傳輸線同金絲鍵合、帶狀線同連接器等結構的射頻傳輸性能，但對目前高度集成化趨勢下使用最為廣泛的裸芯片鍵合結構的討論較少，本文對該結構進行整體分析，探討了整個傳輸路徑上射頻性能的影響因素。

本文針對電路板開槽處接地共面波導與芯片級聯結構統(tǒng)籌分析了輸入信號經帶狀線、GCPW、阻抗匹配電路、金絲鍵合最終到達芯片的傳輸過程[10]，以阻抗匹配網絡為主要切入點，設計了一種適用于X～Ka波段的匹配帶線。延展分析了傳輸路徑上的金絲鍵合、板層結構、匹配網絡等對射頻性能產生的影響，著重解決了電路板開槽后外露的帶線以及帶線與芯片級聯時的阻抗突變、阻抗不連續(xù)導致的傳輸效率下降問題。

1匹配網絡設計

阻抗匹配是射頻電路中重要一環(huán)，通常會將匹配網絡插入源與負載之間以實現負載阻抗同源阻抗之間的共軛匹配[11-12]，為了負載阻抗與源阻抗之間的傳輸盡可能不發(fā)生反射，需要改變源和負載之間的傳輸帶線，進而實現阻抗變換[13]，從而確保信號的最大傳輸能力。

根據傳輸線理論[14-15]，傳輸線輸入阻抗表示：

Zin（L）=Rin+jXin=Z0

ZL+jZ0tan（βL）Z0+jZLtan

（βL），（1）

式中：Zin表示傳輸線輸入阻抗；Z0和ZL分別為特性阻抗和負載阻抗；L為傳輸線長度。輸入阻抗主要受到特征阻抗Z0和長度L的影響，而傳輸線特征阻抗Z0計算公式為

Z0=60εeln

8dW+W4d，

W/d≤1，

120πεe［W/d+1.393+0.667ln（W/d+1.444）］，W/d≥1，（2）

式中：εe為有效介電常數；W為傳輸線線寬；d表示介質基片厚度。特征阻抗Z0主要受到εe、W和d的影響，有效介電常數計算如下：

εe=εr+12+εr-1211+12d/W，（3）

式中：εr為介質基片介電常數；εe為有效介電常數，可以通過εr、d和W求得。當介質基片介電常數εr和厚度d確定的情況下，帶線寬度W可決定有效介電常數εe，進而決定特征阻抗Z0，即輸入阻抗Zin由帶線寬度W和長度L共同決定。

綜上所述，為了盡可能提高信號傳輸效率，實現阻抗匹配，需通過更改T型匹配網絡的W和L值令匹配網絡的輸入阻抗發(fā)生阻抗變化，從而達到阻抗共軛匹配的目的。因此需借助集成電路設計軟件ADS得到T型匹配電路的W和L最佳尺寸。

首先通過S參數提取芯片的輸入阻抗，然后使用Smith圓控件實現傳輸線同芯片之間的阻抗共軛匹配。假設共面波導傳輸線及金絲鍵合特性阻抗均為50Ω，則匹配電路輸入阻抗Zin=50Ω。負載阻抗就是芯片的輸入阻抗，為了獲得最大傳輸效率，需要將負載阻抗進行共軛匹配[16]。即負載阻抗ZL=38.8+j6.9Ω，通過Smith圓即可得到共面波導傳輸線同芯片輸入端的匹配電路，使用Random優(yōu)化法[17]，并通過2個GOAL控件分別設置S11和S21的優(yōu)化目標，經過多次優(yōu)化后仿真結果如圖1所示，T型匹配網絡初步尺寸如圖2所示。

由仿真結果可得，在10～30GHz內，S11lt;-16.34dB，S21gt;-0.113dB，曲線及參數值均較為理想。通過LineCacl工具計算出T型匹配網絡的初步尺寸：W1=0.292mm，L1=0.281mm，W2=1.130mm，L2=0.525mm。ADS仿真結果是在不受板級其他影響下所得的共面波導傳輸線同芯片輸入端的匹配電路尺寸，但在實際應用中將該匹配電路加入板級聯合使用時，會受到鍵合、混壓板結構等因素的影響從而導致性能降低，因此需聯合有限元仿真軟件ANSYSHFSS對板級結構進行仿真，以確保整體射頻性能。

2仿真模型建立

為了保證射頻性能的同時盡可能地提升射頻電路板的集成度，本文建立接地共面波導與芯片級聯結構模型，對微波混壓板進行布局開槽，將射頻器件置于槽內，一方面可以有效減小電路板尺寸提高集成度，另一方面可以避免射頻器件位于電路板表層而帶來的空間耦合、串擾等問題。

根據微波混壓電路板疊層結構及ADS阻抗匹配網絡結構，在HFSS軟件中建模以進一步分析。剖面結構如圖3所示，該模型中包含3層基板介質Mid1、Mid2、Mid3，厚度分別為h1=h3=0.254mm、h2=0.119mm。包含3層銅層Cop1、Cop2、Cop3，厚度均為h=0.017mm。Cop1、Mid1、Cop2共同組成GCPW。

建立模型尺寸為16mm×10mm×0.678mm，使用尺寸為3mm×3mm×1.017mm的硅材料作為芯片襯底，襯底位于Cop2層上方，距離Mid2、Mid3、Cop3層均為1mm，即對芯片周圍1mm處電路板進行開槽處理?？諝馇痪嚯x模型邊緣需為1/4波長以上[18]。本文研究中心頻率為20GHz，波長為15mm，即空氣腔距模型邊緣3.75mm。HFSS仿真整體模型如圖4所示。

如圖5所示為共面?zhèn)鬏斁€層，其中含有一段特性阻抗為50Ω的傳輸線，距芯片襯底d1=0.1mm且左右兩側距Cop2銅層g=0.4mm。傳輸線兩側以交錯形式放置2排過孔，過孔直徑均為d=0.2mm且相鄰過孔間距為w=1mm，以此保證電磁場被約束在傳輸路徑上，不向兩側逸散[19]。

本文主要探討T型阻抗匹配網絡、金絲鍵合間距對模型射頻性能的影響，故在鍵合同襯底連接處放置焊盤并連接端口阻抗為50Ω的集總端口作為輸出激勵，在共面微帶傳輸線起始端放置波端口作為輸入激勵，掃頻設置為10～30GHz，插值掃頻步進值為0.1GHz。綜上所述，此時該模型信號傳輸方向為由波端口輸入，經帶狀線、GCPW、T型阻抗匹配網絡、金絲鍵合最終到達集總端口。

3射頻性能仿真

3.1金絲鍵合中心間距對射頻性能的影響

為實現射頻電路的高密度集成，裸芯片通過金絲鍵合連接至印制板成為目前典型的射頻電路板連接方式[20]。金絲鍵合等效電路如圖6所示，金絲長度可等效為電感，2根金絲中心間距可等效為電容。由于實際應用中射頻性能極易受到鍵合結構的影響[21]，故首先對金絲鍵合中心間距對射頻性能的影響進行分析。

如圖7所示，通過2根25μm金絲將共面微帶傳輸線同襯底連接，選取金絲鍵合線高度H=0.228mm、H1=0.1mm，長度L1=0.221mm、L2=0.041mm，設置焊盤尺寸X=0.1mm、Y=0.1mm，則鍵合線輸出端中心間距固定w1=0.075mm。因此，此處主要討論輸入端兩鍵合線中心間距w2對多層印制板傳輸性能的影響。

令T型阻抗匹配網絡尺寸為ADS優(yōu)化所得W1、L1、W2、L2，設置輸入端兩鍵合線中心點距離w2為0.075～0.125mm，掃頻步長為0.005mm，經過優(yōu)化篩選后結果如圖8所示。

由圖8可知，在工作頻率為10～30GHz范圍內，本文模型射頻傳輸性能隨著輸入端兩鍵合線中心間距w2的增加而降低，圖中回波損耗曲線呈現上升趨勢，插入損耗曲線呈現下降趨勢，當w2增大時其回波損耗逐漸增大，插入損耗逐漸減小。當兩鍵合中心間距為w2=0.075mm時，回波損耗較小，插入損耗較大，且曲線較為平滑。故本文選擇0.075mm作為鍵合線中心間距離進行研究。

3.2T型匹配網絡對射頻性能的影響

通過上文匹配電路仿真結果，結合HFSS結構模型對T型匹配網絡尺寸進行優(yōu)化，設置變量W1、L1、W2、L2在增量范圍-0.1～0.1mm之間，步長為0.005mm對其進行變量掃描優(yōu)化。通過變量掃描及優(yōu)化，篩選結果如圖9所示。

從圖9可以看出，T型匹配網絡對射頻信號傳輸性能影響較大，部分尺寸會導致諧振產生，當W1=0.2mm、W2=1.1mm、L1=0.35mm、L2=0.5mm時曲線最佳，S11可保持在-21dB以下，S21保持在-0.07～-0.19dB之間，曲線較為平滑且無諧振產生，傳輸性能最佳。

如圖10所示，將T型結更改為阻抗為50Ω傳輸線結構，通過鍵合連接傳輸線至襯底焊盤處，在其余參數不變的情況下對比分析T型匹配網絡對模型射頻性能的影響，仿真結果如圖11所示。

圖11中結構1為T型結更改為阻抗為50Ω傳輸線結構，結構2為接地共面波導與芯片級聯結構。結果表明：結構1S11lt;-14.7dB，S21gt;-0.28dB，且在16.8～17.5GHz之間有諧振產生；結構2射頻傳輸性能優(yōu)于結構1。綜上所述，在接地共面波導與芯片級聯結構共面波導層加入文中所設計的T型匹配電路，可以有效提高射頻傳輸性能，并可在一定程度上防止諧振現象的產生。

3.3板層結構對射頻性能的影響

由上文已得出金絲鍵合中心最佳距離及T型匹配網絡最優(yōu)參數，現對接地共面波導與芯片級聯結構同GCPW結構進行仿真分析。結構1為接地共面波導與芯片級聯結構。結構2為傳統(tǒng)的GCPW結構。由于在實際應用中，降低外部噪聲對射頻信號的干擾也尤為重要，因此對結構1與結構2的射頻信號隔離度對比分析，更改帶線、匹配網絡、鍵合及芯片部分為2條平行的50Ω傳輸線，每條傳輸線兩端分別放置波端口，并在中間放置單排接地通孔。在不改變其他參數情況下進行仿真，對比結果如圖12所示。

由圖12a）、b）可得：結構2性能S11lt;-14.3dB，S21位于-0.13～-0.28dB之間。結構1的回波損耗明顯小于結構2，其插入損耗明顯大于結構2。從圖12c）、d）中可以看出：結構1中端口3到端口1的隔離度為S31lt;-90dB，端口4到端口1的隔離度為S41lt;-80dB；結構2中S31lt;-35dB，S41lt;-29dB。結構1隔離度明顯優(yōu)于結構2。綜上所述，接地共面波導與芯片級聯結構射頻傳輸性能明顯優(yōu)于傳統(tǒng)的GCPW結構，具有一定應用價值。

4結語

1）在接地共面波導與芯片級聯結構射頻電路中，輸入端金絲鍵合線間距對射頻性能有部分影響。隨著輸入端兩金絲鍵合線中心間距增加，回波損耗逐漸增大，插入損耗逐漸減小，信號傳輸性能降低。即在該結構中鍵合引線中心間距同射頻電路傳輸性能呈反比關系。

2）阻抗匹配網絡參數對接地共面波導與芯片級聯結構射頻性能影響較大。經過仿真優(yōu)化，在本文匹配網絡參數下射頻信號傳輸性能較佳。通過模型替換對比，驗證了T型結在射頻電路中的重要作用。該T型阻抗匹配網絡的設計，不僅提高了射頻傳輸性能，而且在一定程度上可防止諧振現象的產生。

3）接地共面波導與芯片級聯結構模型可以顯著降低回波損耗和插入損耗，提高射頻傳輸性能及信號隔離度。通過同GCPW結構仿真結果對比分析，接地共面波導與芯片級聯結構模型射頻性能明顯優(yōu)于GCPW結構，使用該結構可顯著提高射頻信號的隔離度，減少信道串擾，保證系統(tǒng)穩(wěn)定性和可靠性。

本文所研究內容均處于頻率10～30GHz范圍內，帶寬20GHz，僅適用于X～Ka波段，應用范圍具有一定局限性。未來擬在擴展頻率范圍、增加帶寬的情況下繼續(xù)研究，使其可應用于更多射頻多層印制板的設計中。

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收稿日期：2024-02-27；修回日期：2024-05-20；責任編輯：馮民

基金項目：

國家自然科學基金（62105093）

第一作者簡介：

孟志永（1978—），男，河北定州人，副教授，碩士，主要從事計算機測控、數字電源、電機控制等方面的研究。

通信作者：吉星照。E-mail：572099464@qq.com

孟志永，吉星照，張秀清，等.

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