基于FPGA 的TDC 測(cè)量中占用資源的研究

張雄林， 王文俊， 柏森洋

（中國(guó)兵器裝備集團(tuán) 自動(dòng)化研究所有限公司， 四川 綿陽(yáng) 621000）

0 引言

所謂時(shí)間間隔就是一個(gè)事物持續(xù)的時(shí)間， 而時(shí)間是一個(gè)不可逆的物理量， 所以在時(shí)間頻率測(cè)量領(lǐng)域通常將時(shí)間信息轉(zhuǎn)換為可以觀測(cè)的物理量， 通過(guò)比對(duì)兩者之間的關(guān)系來(lái)實(shí)現(xiàn)對(duì)時(shí)間間隔的精密測(cè)量。 最常見(jiàn)的轉(zhuǎn)換方式就是將時(shí)間信號(hào)轉(zhuǎn)換為電信號(hào)， 再將攜帶時(shí)間信息的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，這也就是我們常說(shuō)的時(shí)間-數(shù)字轉(zhuǎn)換（Time Interval Convert，TDC）過(guò)程。

隨著電子技術(shù)的蓬勃發(fā)展， 對(duì)時(shí)間間隔進(jìn)行精確測(cè)量的技術(shù)方法在導(dǎo)航、通信、光學(xué)測(cè)量、微電子等領(lǐng)域愈發(fā)成熟，基于FPGA 的TDC 設(shè)計(jì)也得到廣泛應(yīng)用。 然而目前對(duì)于基于FPGA 的TDC 技術(shù)研究，國(guó)內(nèi)外研究人員大多對(duì)TDC 的某一方面進(jìn)行研究。 普遍存在對(duì)于影響系統(tǒng)穩(wěn)定性的因素沒(méi)有得到解決導(dǎo)致TDC 精度較差以及TDC 系統(tǒng)占用FPGA 的邏輯資源過(guò)多以至于設(shè)計(jì)的TDC實(shí)用價(jià)值過(guò)低兩個(gè)問(wèn)題。

本文針對(duì)項(xiàng)目過(guò)程中遇到以上問(wèn)題提出利用改變進(jìn)位鏈中部分信號(hào)傳遞方式從而減少TDC 在FPGA 中占用過(guò)多資源的問(wèn)題。

1 測(cè)量方法

時(shí)間間隔測(cè)量的基本原理是利用小時(shí)間間隔來(lái)測(cè)量大時(shí)間。 其方法根據(jù)適用的場(chǎng)合不同也分為多種：以直接計(jì)數(shù)法為代表的測(cè)量范圍大但無(wú)法達(dá)到理想分辨率的測(cè)量方法， 以及以內(nèi)插法為代表的測(cè)量分辨率能夠達(dá)到一個(gè)較高值但測(cè)量范圍受到限制的方法。

為了實(shí)現(xiàn)工程需要， 項(xiàng)目中通常采用將這兩種測(cè)量方法相結(jié)合的方式進(jìn)行設(shè)計(jì)。 將整個(gè)系統(tǒng)分為“粗”測(cè)量模塊和“細(xì)”測(cè)量模塊兩部分。

1.1 “粗”測(cè)量方法

“粗”測(cè)量是通過(guò)直接計(jì)數(shù)法來(lái)完成的，即測(cè)量出待測(cè)的兩個(gè)信號(hào)上升沿之間的時(shí)間間隔T 內(nèi)包含的計(jì)數(shù)器時(shí)鐘CLK 的時(shí)鐘周期數(shù)目N。 待測(cè)的時(shí)間間隔是由起始信號(hào)和終止信號(hào)兩部分組成的，當(dāng)時(shí)鐘周期為TCLK 時(shí)，起始信號(hào)的上升沿和終止信號(hào)的上升沿之前的時(shí)間間隔T 可以表示為：

其主要用于提高TDC 的測(cè)量周期。其原理圖見(jiàn)圖1。

圖1 “粗”測(cè)量原理

1.2 “細(xì)”測(cè)量方法

“細(xì)”測(cè)量采用以延遲為基礎(chǔ)的內(nèi)插法。 由于直接計(jì)數(shù)法無(wú)法對(duì)起始信號(hào)的上升沿與緊隨其后的計(jì)數(shù)器上升沿之間很小的時(shí)間間隔信號(hào)△t1，起始信號(hào)的上升沿與緊隨其后的計(jì)數(shù)器上升沿之間很小的時(shí)間間隔信號(hào)△t2，為提高精度，需要將這一小段時(shí)間進(jìn)行量化。以延遲為基礎(chǔ)的內(nèi)插法就時(shí)將數(shù)個(gè)延遲單元用特定技術(shù)將其級(jí)聯(lián)起來(lái)，再將待測(cè)時(shí)間間隔引入到該延遲鏈中，在接收到被測(cè)信號(hào)的起始信號(hào)時(shí)啟動(dòng)延遲鏈， 信號(hào)依次通過(guò)延遲單元進(jìn)行傳遞，在接收到終止信號(hào)時(shí)關(guān)閉延遲鏈。此時(shí)信號(hào)會(huì)停留在延遲鏈上的某一延遲單元， 通過(guò)記錄此延遲單元的位置以及走過(guò)的延遲單

元數(shù)目即可知道被測(cè)信號(hào)時(shí)間間隔的長(zhǎng)度。 其測(cè)量原理見(jiàn)圖2。

圖2 “細(xì)”測(cè)量原理

2 基于FPGA 的進(jìn)位鏈實(shí)現(xiàn)TDC

現(xiàn)場(chǎng)可編程門陣列（FPGA）是現(xiàn)階段數(shù)字設(shè)計(jì)應(yīng)用最廣的硬件平臺(tái)，它具有開(kāi)發(fā)成本低，可以重復(fù)擦除和重寫，編寫軟件方便快捷等特點(diǎn)。 FPGA 內(nèi)部是由7 部分組成：可編程輸入輸出單元IOB、基本可編程邏輯單元CLB、豐富的布線、 時(shí)鐘數(shù)字管理模塊DCM、 嵌入塊式RAM/ROM 等。以Xilinx 公司的FPGA 為例，其基本的邏輯單元為CLB，每一個(gè)CLB 包含一個(gè)或兩個(gè)切片（Slice），每個(gè)切片提供8 個(gè)6 輸入的查找表（LUT）、16 個(gè)觸發(fā)器以及一個(gè)進(jìn)位鏈，切片中的查找表按列排列，見(jiàn)圖3。

圖3 FPGA 進(jìn)位鏈結(jié)構(gòu)

FPGA 內(nèi)部有許多底層邏輯單元，如LCELL 緩沖單元，非門邏輯單元等，可以串聯(lián)起來(lái)構(gòu)建延時(shí)鏈，但由于編譯器在執(zhí)行編譯過(guò)程中對(duì)邏輯單元所使用的布局布線資源的分配是自動(dòng)完成的，不收人為干預(yù)，所以往往得到的結(jié)果不收設(shè)計(jì)者所期望的。 如果邏輯單元數(shù)目較少，那么可以通過(guò)手動(dòng)更改布局布線方式來(lái)完成，但面對(duì)數(shù)百個(gè)單元需要更改位置，需要的工作量非常大，而且很容易出錯(cuò)，解決這一問(wèn)題的方法就是利用級(jí)聯(lián)鏈、進(jìn)位鏈和寄存器陣列等部件構(gòu)建延時(shí)鏈。

延遲單元模塊由FPGA 內(nèi)部的加法進(jìn)位鏈來(lái)實(shí)現(xiàn)，信號(hào)經(jīng)過(guò)加法進(jìn)位鏈中的進(jìn)位單元時(shí)會(huì)產(chǎn)生皮秒級(jí)別的延遲。 然后利用D 觸發(fā)器對(duì)延時(shí)不同的信號(hào)進(jìn)行鎖存，進(jìn)而可以得知被測(cè)信號(hào)到時(shí)鐘上升沿之間延遲單元的數(shù)目。 信號(hào)經(jīng)過(guò)D 觸發(fā)器時(shí)可能會(huì)產(chǎn)生亞穩(wěn)態(tài)現(xiàn)象，因此本系統(tǒng)采用兩級(jí)D 觸發(fā)器來(lái)避免亞穩(wěn)態(tài)的影響。

信號(hào)在經(jīng)過(guò)D 觸發(fā)器后的表示形式是延遲單元數(shù)目的溫度計(jì)碼形式，為了方便數(shù)據(jù)的處理，需要利用編碼電路將溫度計(jì)碼轉(zhuǎn)換為二進(jìn)制碼。 由于超前進(jìn)位鏈的存在，該溫度計(jì)碼不是嚴(yán)格的溫度計(jì)碼。采用二分法進(jìn)行計(jì)數(shù)會(huì)漏掉一部分?jǐn)?shù)據(jù)， 直接對(duì)1 的數(shù)目進(jìn)行計(jì)數(shù)占用資源又過(guò)多。 因此本文的編碼電路采用二分法和直接計(jì)數(shù)法相結(jié)合的方法對(duì)溫度計(jì)碼進(jìn)行轉(zhuǎn)換。 具體做法是二進(jìn)制碼的最后2 位由直接計(jì)數(shù)法得到，其余位由二分法來(lái)得到。

3 系統(tǒng)測(cè)試與改進(jìn)

3.1 設(shè)計(jì)優(yōu)化

基于項(xiàng)目應(yīng)用需要， 實(shí)際設(shè)計(jì)過(guò)程中FPGA 中能夠給TDC 調(diào)用的資源有限，同時(shí)項(xiàng)目對(duì)時(shí)間間隔分辨率的要求也不高。 項(xiàng)目所用到的 “粗” 測(cè)量時(shí)鐘的頻率為400MHZ，即一個(gè)時(shí)鐘周期為2.5ns，為了實(shí)現(xiàn)“粗”“細(xì)”相結(jié)合的測(cè)量方法， 需要設(shè)計(jì)的 “細(xì)” 測(cè)量周期需滿足╭2.5ns。 然而經(jīng)過(guò)信號(hào)在FPGA 內(nèi)部經(jīng)過(guò)一個(gè)邏輯單元所用的時(shí)間大概為50ps，達(dá)到需求需要調(diào)用邏輯單元數(shù)N1為：

N1=2.5ns÷50ps≈50

占用資源過(guò)大。此外，項(xiàng)目所用FPGA 的CLB 一列邏輯單元數(shù)為20 個(gè)， 這就意味著如果想要調(diào)用全部50 個(gè)邏輯單元，需要進(jìn)行換列操作，而信號(hào)經(jīng)過(guò)不同列之間的邏輯單元的時(shí)間間隔和同列間的時(shí)間間隔是不一致的，這勢(shì)必會(huì)對(duì)TDC 的測(cè)量精度產(chǎn)生影響。

為了能夠減少誤差并且降低FPGA 實(shí)現(xiàn)TDC 功能時(shí)所調(diào)用的資源， 需要增加信號(hào)在FPGA 進(jìn)位鏈中每一邏輯模塊的留存時(shí)間。 在進(jìn)位鏈第一個(gè)全加器處的進(jìn)位信號(hào)不直接進(jìn)入下一級(jí)，而是通過(guò)C0 輸出，經(jīng)過(guò)外部的延時(shí)電路再?gòu)南乱患?jí)的S1 口輸入，這樣會(huì)使整個(gè)過(guò)程多出一段輸入信息在進(jìn)位鏈外的時(shí)間。 通過(guò)這種方式可以將TDC 模塊的分辨率縮小， 達(dá)到分辨率要求所需的級(jí)數(shù)也相應(yīng)的減少， 從而降低了FPGA 實(shí)現(xiàn)TDC 功能時(shí)所占用的系統(tǒng)資源總量。

根據(jù)上述分析所設(shè)計(jì)的進(jìn)位鏈部分軟件程序，見(jiàn)圖4。

3.2 測(cè)試仿真

根據(jù)圖4所設(shè)計(jì)的軟件利用Vivado 軟件進(jìn)行仿真可以得到， 經(jīng)過(guò)處理后的邏輯模塊中一段信號(hào)的通過(guò)時(shí)間為297ps。根據(jù)之前的分析修改后需要的Slice 邏輯單元數(shù)目N2為：

圖4 進(jìn)位鏈關(guān)鍵部分軟件

N2=2.5ns÷297ps≈9

可見(jiàn)實(shí)現(xiàn)TDC 實(shí)際功能所需的邏輯模塊數(shù)目大幅減少， 且此數(shù)目小于CLB 一列所包含的邏輯單元數(shù)目，不需要再考慮換列對(duì)時(shí)間間隔測(cè)量精度的影響。 設(shè)計(jì)仿真結(jié)果見(jiàn)圖5、圖6。 通過(guò)Xilinx 公司系列FPGA 進(jìn)行所提設(shè)計(jì)方法的實(shí)驗(yàn)驗(yàn)證，取得的結(jié)果與仿真結(jié)果相仿，說(shuō)明本文所提設(shè)計(jì)思路有效解決了在分辨率要求不高時(shí)TDC 在FPGA 中所占用資源過(guò)大的問(wèn)題。

圖5 軟件設(shè)計(jì)仿真

圖6 時(shí)間間隔仿真結(jié)果

4 結(jié)論

本文設(shè)計(jì)了基于FPGA 的TDC，并利用進(jìn)位鏈內(nèi)外信號(hào)轉(zhuǎn)換有效解決了進(jìn)位鏈過(guò)于占用系統(tǒng)資源導(dǎo)致實(shí)際應(yīng)用過(guò)程中使用效果不佳的問(wèn)題。 并基于Xilinx 公司系列FPGA 利用Vivado 軟件進(jìn)行數(shù)據(jù)仿真， 實(shí)際測(cè)得經(jīng)過(guò)優(yōu)化后的進(jìn)位鏈在資源占用方面得到明顯優(yōu)化，為FPGA其他功能的實(shí)現(xiàn)節(jié)省出足夠的資源。