基于FPGA的高斯噪聲數(shù)字調(diào)頻算法研究與實(shí)現(xiàn)

劉富星，孫逸潔，任全會(huì)

(鄭州鐵路職業(yè)技術(shù)學(xué)院，河南 鄭州 451460)

隨著電子信息技術(shù)的快速發(fā)展，電子干擾在現(xiàn)代戰(zhàn)爭中應(yīng)用越來越廣泛，其主要應(yīng)用在雷達(dá)、軍用GPS系統(tǒng)中。噪聲調(diào)頻信號(hào)因其具有寬干擾帶寬和大噪聲功率的特點(diǎn)而被作為最重要的干擾信號(hào)。在實(shí)際應(yīng)用中，對(duì)噪聲調(diào)頻信號(hào)發(fā)射系統(tǒng)要求很高，要求此信號(hào)的帶寬較寬，同時(shí)還要求其中心頻率和帶寬控制的精度也要高[1]。

以往產(chǎn)生噪聲調(diào)頻信號(hào)的常用方式有簡單模擬或半數(shù)字化，這類方式存在穩(wěn)定性差、控制精度不高、受外環(huán)境影響大、不能進(jìn)行實(shí)時(shí)處理的缺點(diǎn)，所以在應(yīng)用中受到了很大的限制[2]。隨著FPGA(可編程門陣列)的廣泛使用，基于FPGA的高斯噪聲數(shù)字調(diào)頻算法可有效解決以上問題。此算法中噪聲調(diào)頻信號(hào)主要通過DDS軟核產(chǎn)生并在FPGA上實(shí)現(xiàn)，通過此系統(tǒng)產(chǎn)生的噪聲調(diào)頻信號(hào)具有可在線升級(jí)、實(shí)時(shí)處理、全數(shù)字化的優(yōu)點(diǎn)。通過系統(tǒng)仿真和硬件電路測試，驗(yàn)證了系統(tǒng)的可行性。

1 數(shù)字化噪聲調(diào)頻信號(hào)產(chǎn)生原理

(1)

式(1)中，A0是幅度，Kf是調(diào)頻指數(shù)，φ0是載波相位，ν(t)是零均值的廣義平穩(wěn)隨機(jī)過程[3]。

ν(t)的概率密度函數(shù)可表示為：

(2)

式(2)中δν是噪聲方差均方根值。

經(jīng)過ν(t)調(diào)制載波信號(hào)后，噪聲調(diào)頻信號(hào)瞬時(shí)角頻率和功率譜QN(ω)可分別表示為：

ω(t)=ωc+Kfν(t)

(3)

(4)

設(shè)有效頻率為ωd，瞬時(shí)頻偏為△ω，即有Kfδν=ωd，△ω=ω-ωc，則噪聲調(diào)頻信號(hào)實(shí)際功率譜可表示為：

根據(jù)設(shè)計(jì)的3組試驗(yàn)，可得到試驗(yàn)結(jié)果見圖3～圖5。圖3～圖5中曲線顯示的是船舶減速概率隨船舶減速影響參數(shù)的變化關(guān)系，橫坐標(biāo)表示不同的船舶減速影響參數(shù)，縱坐標(biāo)為船舶減速概率。仿真試驗(yàn)結(jié)果采用2種方案統(tǒng)計(jì):一條曲線統(tǒng)計(jì)在整個(gè)仿真時(shí)間內(nèi)所有發(fā)生減速的船舶數(shù)目與總船舶數(shù)目的比值，該曲線反映的是在試驗(yàn)條件下航道內(nèi)的船舶減速狀況；另一條曲線在統(tǒng)計(jì)結(jié)果時(shí)不計(jì)入因船舶減速連鎖效應(yīng)影響下的減速船舶，該曲線用來驗(yàn)證船舶減速概率模型的精度。從圖3～圖5中可知:3艘船舶減速影響因子與船舶減速概率相關(guān)性較好，其取值的增加都會(huì)使航道內(nèi)發(fā)生減速的船舶比例增大。

(5)

式(5)中，P0是實(shí)際總功率，P0=1/2Am2。噪聲調(diào)頻信號(hào)的半功率頻譜帶寬是：

Δω0.5=2.35ωd=2.35Kfδν

(6)

當(dāng)給定調(diào)頻指數(shù)Kf和噪聲方差均方根δν兩個(gè)參數(shù)其中一個(gè)時(shí)，另一參數(shù)也可求出，同時(shí)還能保證所需的半功率頻譜帶寬。

2 系統(tǒng)硬件總體設(shè)計(jì)

系統(tǒng)硬件總體框圖如圖1所示，主要包括電源配置電路模塊、時(shí)鐘分配模塊、DAC模塊和FPGA模塊，其中FPGA模塊是系統(tǒng)的核心控制模塊，通過QuartusⅡ?qū)PGA芯片進(jìn)行開發(fā)。選用Altera公司的StratixIV型FPGA，該芯片具有90960個(gè)LE單元，RAM為4520488 bit，DSP乘法器模塊384個(gè)，完全能夠滿足噪聲調(diào)頻信號(hào)產(chǎn)生需要的資源[4]。

電源配置模塊主要給FPGA芯片提供3.3 V和5 V電壓，其通過開關(guān)電源芯片和線性電源芯片等實(shí)現(xiàn)；時(shí)鐘分配模塊主要給FPGA、DAC、PCI9054提供穩(wěn)定的時(shí)鐘信號(hào)；DAC模塊把FPGA產(chǎn)生的數(shù)字噪聲調(diào)頻信號(hào)轉(zhuǎn)換為模擬信號(hào)，轉(zhuǎn)換后的信號(hào)中心頻率和帶寬都是可調(diào)的，其頻率區(qū)間為1～350 MHz。

3 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)

設(shè)X1，X2，X3，…，Xk為相互獨(dú)立的正態(tài)隨機(jī)變量，同時(shí)滿足N(μk，δk)分布，即：

(7)

滿足正態(tài)分布的高斯隨機(jī)變量可以使用Wallace算法利用式(7)產(chǎn)生。把滿足單位正態(tài)分布的N個(gè)源變量進(jìn)行實(shí)現(xiàn)平方和為1的歸一化處理，設(shè)Y=AX(A為正交矩陣)是正交變換，把K個(gè)變量當(dāng)作一個(gè)向量X，這樣就可以得到一個(gè)同樣滿足正態(tài)分布的K維向量Y，通過平方和對(duì)得到N個(gè)新變量進(jìn)行修正，同時(shí)使用縮放因子G使經(jīng)過修正的變量服從x2分布,這樣基本滿足標(biāo)準(zhǔn)正態(tài)分布的高斯采樣值就可以實(shí)現(xiàn)了[5]。具體的系統(tǒng)結(jié)構(gòu)圖如圖2所示，其中實(shí)線和虛線分別代表數(shù)據(jù)信號(hào)和控制信號(hào)。

圖2 系統(tǒng)結(jié)構(gòu)圖

3.1 均勻隨機(jī)信號(hào)發(fā)生

使用有利于快速實(shí)現(xiàn)均勻偽隨機(jī)序列的Tausworthe算法。具體的結(jié)構(gòu)圖如圖3所示。

圖3 均勻隨機(jī)信號(hào)發(fā)生單元硬件結(jié)構(gòu)圖

N個(gè)隨機(jī)數(shù)的產(chǎn)生可以通過N個(gè)M位LFSR(線性反饋移位寄存器)實(shí)現(xiàn)，然后通過異或運(yùn)算就可以得到周期為2M同時(shí)滿足均勻分布的偽隨機(jī)序列。系統(tǒng)使用5個(gè)周期是232的均勻分布隨機(jī)序列，設(shè)u=s1?s2?s3?s4?s5為均勻隨機(jī)變量，s1、s2、s3、s4、s5的初始值為2、4、8、16、32。Si(i=1,2,3,4)可表示為：

si=((si&mi<>wi)

(8)

式(8)中，mi，ni，ki，wi是常數(shù)，這些常數(shù)都能通過Tausworthe算法計(jì)算得到。

3.2 地址產(chǎn)生模塊

此模塊主要完成對(duì)輸入均勻隨機(jī)變量進(jìn)行正交變換，同時(shí)輸出p、q、r、s四個(gè)長度是n2的獨(dú)立地址。這樣不但提供了變換前的讀地址，同時(shí)也提供了變換后的寫地址。設(shè)地址長度為10 bit，具體算法為：

(9)

式(9)中，u是均勻隨機(jī)變量。

3.3 正交變換模塊

通過歸一化高斯變量生成模塊之后的變量是標(biāo)準(zhǔn)的歸一化高斯隨機(jī)變量。正交變換模塊主要作用是盡量減少此變量和變換前源變量之間的關(guān)聯(lián)。1024個(gè)歸一化高斯隨機(jī)變量被存在ROM(只讀存儲(chǔ)器)上，均勻隨機(jī)地址在系統(tǒng)運(yùn)行時(shí)會(huì)對(duì)雙口RAM(隨機(jī)存取存儲(chǔ)器)進(jìn)行讀寫，這樣就可以完成兩個(gè)歸一化隨機(jī)變量的輸出。隨機(jī)數(shù)X通過正交變換模塊可以得到Y(jié)(Y=AiX，i=1，2，3，4)，正交變換矩陣A1、A2、A3、A4在計(jì)算時(shí)是依次使用的[6]。具體可表示為：

(10)

正交變換模塊的運(yùn)算速度較快，因?yàn)橥ㄟ^FPGA實(shí)現(xiàn)四矩陣乘法很容易，僅需要7次加法和1次移位運(yùn)算即可。

3.4 平方和修正模塊及噪聲調(diào)頻DDS模塊

平方和修正使用Wallace算法，通過此過程即可得到指定均值和方差的高斯白噪聲。把N(單元具體實(shí)現(xiàn)時(shí)N=1024)個(gè)隨機(jī)數(shù)乘修正值G進(jìn)行平方和修正。

(11)

式(11)中G的平方和滿足x2分布。

DDS主要通過采樣計(jì)算實(shí)現(xiàn)頻率可調(diào)的正弦信號(hào)，硬件結(jié)構(gòu)原理圖如圖4所示。

圖4 DDS硬件結(jié)構(gòu)原理圖

其中K是頻率控制字，N是字長，fclk=100 MHz。N為38位時(shí)，頻率分辨率為0.18×10-6Hz，這樣可以使運(yùn)行速度與頻率分辨率達(dá)到均衡狀態(tài)[7]。

3.5 均值與方差控制模塊

此系統(tǒng)中δν=1，該模塊接收到的可配置參數(shù)有Kf、A0、ωc，通過參數(shù)Kf可設(shè)置噪聲調(diào)頻信號(hào)的帶寬、通過參數(shù)A0可設(shè)置頻譜的中心位置、通過參數(shù)ωc可設(shè)置輸出功率、經(jīng)過設(shè)置合理的參數(shù)可以得到所需參數(shù)的噪聲調(diào)頻信號(hào)。

4 測試結(jié)果和結(jié)論

4.1 測試結(jié)果

系統(tǒng)通過Modelsim軟件得到1×105個(gè)隨機(jī)變量，通過MATLAB對(duì)這些序列進(jìn)行分析，分析結(jié)果如圖5所示。同時(shí)對(duì)均值和方差兩個(gè)參數(shù)進(jìn)行計(jì)算，均值為0.0016、方差為1.001，基本等于歸一化高斯噪聲理論值。

圖5 高斯序列分布直方圖

通過頻譜分析儀對(duì)此信號(hào)進(jìn)行測試，這樣能證明此系統(tǒng)輸出的噪聲調(diào)頻信號(hào)是否符合預(yù)期，具體的測試結(jié)果如圖6所示。

(a)Δω0.5=40.27 MHz (b)Δω0.5=52.35 MHz

圖6(a)中，Kf=16.138×106、A0=1、ωc=80×106，帶寬為80.54 MHz,圖6(b)中Kf=22.369×106、A0=1、ωc=80×106，帶寬為104.7 MHz。

4.2 結(jié)論

測試表明，基于FPGA的高斯噪聲數(shù)字調(diào)頻算法系統(tǒng)具有運(yùn)算量小、速度快和可配置的優(yōu)點(diǎn)，同時(shí)還能進(jìn)行在線升級(jí)，達(dá)到了預(yù)期的效果，具有很好的實(shí)用價(jià)值。