一種高精度限流電路的設計

陶 敏 ,唐 威 ,董振斌, ,李 晶,

(1.西安郵電大學 電子工程學院,陜西 西安 710121;2.上海電子線路智能保護工程技術研究中心,上海 201202;3.上海維安電子有限公司,上海 201202)

限流電路在DC-DC、AC-DC、限流開關等電源管理芯片中被廣泛應用,主要用于環(huán)路控制和限流保護[1-2]。當芯片外接負載過重時,會導致輸出電流過大,嚴重時將會對功率管和后級系統(tǒng)造成不可恢復的損壞。因此,對于電源管理芯片而言,要求其不僅具有過流保護功能,而且還能精準地調(diào)節(jié)限流范圍,確保輸出電流可被限制在預期范圍內(nèi),故限流電路是電源管理芯片中不可或缺的一部分[3-4]。

限流精度作為電源管理芯片關注的重要性能指標,在實際設計中,電流采樣方式、運放的失調(diào)電壓以及流片、封裝均會對其造成影響[5-8]。倪春曉等[9]提出采用串聯(lián)電阻采樣技術,精度較高。但該方法對采樣電阻要求較高,若電阻阻值過大,會導致芯片功耗較大,且采樣電阻易受到工藝和環(huán)境溫度變化的影響;譚玉麟等[10]提出通過采樣管采樣電流的方式,其采樣電流較小,功耗較低,但采樣管串聯(lián)小電阻后與功率管并聯(lián),導致二者源端電位不相等,進而影響限流精度,且其電路結構未考慮失調(diào)電壓對限流精度的影響。鑒于此,為保證限流精度,本文通過采樣管采樣技術,并使用CMOS 電流源結構代替采樣管串聯(lián)的小電阻,以提高采樣精度;采用預放大再生鎖存比較器結構,對運算放大器失調(diào)電壓進行校正,減小失調(diào)誤差對限流精度的影響;為減小流片、封裝的誤差對限流精度造成影響,設計了數(shù)字修調(diào)電路。

1 電路設計

1.1 電路結構

本文設計的限流電路分為失調(diào)電壓校正和限流兩種工作狀態(tài),結構框圖如圖1 所示。限流電路由邏輯控制電路、兩組多倍率開關電流源、交叉采樣開關、兩組預放大再生鎖存比較器、限流環(huán)路控制電路以及修調(diào)電路六部分組成。CLK 為時鐘周期信號,VOUT為輸出電壓,VFB為連接采樣管源端的反饋電壓,DSET為復位信號。

圖1 帶失調(diào)電壓校正的高精度限流電路結構框圖Fig.1 Block diagram of the high-precision current limiting circuit with offset voltage correction

利用交叉采樣開關控制預放大再生鎖存比較器1 和2 的工作模式。當CLK 為低電平時,S11 閉合,S12 斷開,交叉采樣開關將預放大再生鎖存比較器1 的負向端VINN1與VFB相連接,運算放大器OP1 輸出端Vfn1與限流環(huán)路控制電路相連接,構成限流環(huán)路,對輸出電流進行限制。預放大再生鎖存比較器2 的負向端VINN2與VOUT相連,輸出數(shù)字信號VOUTN2、VOUTP2至邏輯控制電路,通過邏輯控制電路控制多倍率開關電流源2,并將其結果反饋至預放大再生鎖存比較器2,構成失調(diào)電壓校正環(huán)路,對運算放大器OP2 進行失調(diào)電壓校正;反之,當CLK為高電平時,S11 斷開,S12 閉合,通過交叉采樣開關控制預放大再生鎖存比較器1 和2 交換工作模式,分別構成失調(diào)電壓校正環(huán)路和限流環(huán)路進行工作。

失調(diào)電壓校正環(huán)路是通過可再生比較器監(jiān)測運算放大器兩輸出端,判斷運放失調(diào)情況,通過邏輯控制電路調(diào)節(jié)多倍率開關電流源,改變運放正向輸入端電壓,實現(xiàn)對差分對管的電流補償,減小運放失調(diào)電壓,可得到一低失調(diào)運算放大器。

限流環(huán)路由運算放大器OP1/OP2 與限流環(huán)路控制電路構成,即采用低失調(diào)運算放大器鉗位采樣管的源端電壓,能更精準地對輸出電流進行采樣及限制。

若限流值在流片、封裝后與設計值存在偏差,可通過修調(diào)電路控制限流環(huán)路控制電路中的修調(diào)位,調(diào)節(jié)限流值大小,使其符合預期限流閾值范圍,從而保證限流精度。

1.2 限流電路設計

限流電路利用采樣管實時采樣功率管電流,當電流超過設定閾值后進行限流。并在限流電路中設置修調(diào)位,利用采樣管與功率管的比例關系,通過修調(diào)電路改變流過采樣管電流的大小,可實現(xiàn)對限流值的修調(diào),保證其限流精度。當CLK 為低電平時,經(jīng)失調(diào)電壓校正后的運算放大器OP1 與限流環(huán)路控制電路構成限流環(huán)路,如圖2 所示。其中,VINP1為多倍率開關電流源1 輸出信號,VCP為電荷泵輸出電壓,VBIAS為偏置電壓,S13～S17 為修調(diào)電路控制信號,MTRIM1～5為5 個修調(diào)位,ISET為限流值的基礎電流。

圖2 限流電路Fig.2 Current limiting circuit

通過將采樣管M1 的源端VFB連接到運放的負向端形成負反饋結構,當輸出電流過大時,將反饋調(diào)節(jié)柵電壓VCP穩(wěn)定至合理電位。M1 的源端電壓反饋回運放的負向輸入端,跟隨輸出電壓的變化,使流過采樣管M1 的電流ISENSE精確復制功率管電流ILIMIT。同時設計CMOS 電流源結構M2、M3 以及MTRIM1～5,使之與M4、M5 管并聯(lián),以提供限流值的基礎電流。

采樣管M1 與功率管FET 的寬長比為1 ∶N,根據(jù)電流鏡比例鏡像關系可得:

因M3、MTRIM1～5與M5 的柵源電壓相等,在忽略溝道長度調(diào)制效應的情況下,流過采樣管的電流即采樣電流值為:

流過功率管的電流即限流值為:

其中,MTRIM1～5的寬長比為1.5 ∶3 ∶6 ∶12 ∶24,在未修調(diào)情況下,S13～S16 處于斷開狀態(tài),S17_N 處于閉合狀態(tài),MTRIM1～5與M3 并聯(lián)。式(3) 中M3、MTRIM1～5、M5 的寬長比為17 ∶24 ∶2,N為11223,ISET為5.3 μA,可計算得,限流值ILIMIT為1.219 A。

通過修調(diào)電路控制5 組開關的閉合與關斷,改變MTRIM1～5與M5 比例關系,即改變流過采樣管M1 的電流大小,可對限流值進行微調(diào)以達到預期指標。其中,ITRIM1為流過M1 最小修調(diào)位的電流,最小修調(diào)位可修調(diào)的電流為:

則流過功率管電流可修調(diào)的最小電流為:

式(5)中,MTRIM1、M5 的寬長比為1.5 ∶2,最小修調(diào)電流為ILIMIT的3.7%。根據(jù)MTRIM1～5的寬長比,由式(3)計算,可實現(xiàn)對限流值-58.5%～54.9%的修調(diào),在一定程度上減小流片、封裝的誤差,使其保證限流精度。

1.3 失調(diào)電壓校正設計

失調(diào)電壓校正電路由多倍率開關電流源、預放大再生鎖存比較器與邏輯控制電路三部分組成,如圖3所示。其通過可再生比較器監(jiān)測運放兩輸出端電壓,判斷運放失調(diào)情況,由邏輯控制電路調(diào)節(jié)多倍率電流源開關電路,改變差分對管正向輸入端電壓VINP1,從而以電流補償?shù)姆绞皆谶\放輸入端減小失調(diào)電壓。當CLK 為高電平時,對運算放大器1 進行失調(diào)電壓校正。其中,S1～S5 為邏輯控制電路輸出信號,I、2I、4I、8I、16I中的I為偏置電流,VBIAS1、VBIAS2、VBIAS3均為偏置電壓,VOUTN1、VOUTP1為可再生比較器輸出信號。

圖3 失調(diào)電壓校正電路Fig.3 Offset voltage correction circuit

當DSET 為低電平時,可再生比較器處于復位階段,M16、M17 關斷,M10、M13 導通,分別將比較器輸出電壓VOUTN1、VOUTP1上拉至VIN,避免在比較過程中放電不完全引起失配,導致結果錯誤;當DSET為高電平時,可再生比較器處于比較階段,M16、M17 導通,M10、M13 關斷。初始狀態(tài)VINP1與VINN1電壓相等,Vfp1Vfn1,VOUTP1與VOUTN1發(fā)生翻轉。

電阻R1的引入,一方面增大了運算放大器的共模輸入范圍,同時也引入失調(diào)電壓,使得運算放大器具有較大失配。其中:

流過M3 的電流IM3與多倍率開關電流源1 中偏置電流為比例鏡像關系:

由式(6)和(7)可計算引入失調(diào)電壓VOS約為:

式中,VGS為柵源壓差。

電路開始工作時:

流過M1 和M2 管的電流分別為:

式中:μn為電子遷移率;COX為單位面積的柵氧化層電容;W/L為MOS 管的寬長比;VTH為MOS 管的閾值電壓;λ為溝道長度調(diào)制系數(shù);VDS為漏源壓差。

由式(9)和(10)可計算流過M1 管的電流為:

由式(7)～ (9)和(11)可計算流過M2 管的電流為:

由式(12)和(13)可知,IM1>IM2,則經(jīng)過可再生比較器的輸出VOUTP1為高電平,VOUTN1為低電平,將輸出結果傳遞至邏輯控制電路,控制多倍率開關電流源1 中S1 閉合,持續(xù)至下一個CLK 的上升沿。

此時,由于S1 閉合,VINP1電壓降低為:

由式(6)、(7)、(10)和(14)可計算流過M1 管的電流為:

由式(13)和(15)可知,IM1>IM2,則可再生比較器的輸出仍為VOUTP1高電平,VOUTN1低電平,將輸出結果傳遞至邏輯控制電路,控制多倍率開關電流源1 中S2 閉合,持續(xù)至下一個CLK 的上升沿。

此時,由于S2 閉合,VINP1電壓降低為:

由式(6)、(7)、(10)和(16)可計算流過M1 管的電流為:

由式(13)和(17)可知,IM1

在CLK 高電平期間,S1～S5 均由預放大再生鎖存比較器輸出經(jīng)過邏輯控制電路控制其閉合與斷開,完成失調(diào)電壓校正,得到一低失調(diào)的運算放大器1,用于在CLK 為低電平時,與限流電路構成限流環(huán)路,能夠更為精準地進行采樣及限流。

1.4 邏輯控制電路設計

在不打斷轉換過程的前提下,以運算放大器的輸出信號為基礎,達到校正運算放大器失調(diào)電壓的目的[11-14]。邏輯控制電路由校正自啟動電路、相位檢測電路、鎖存器電路、計數(shù)器電路以及電流源開關控制電路五個部分構成,如圖4 所示。校正自啟動電路主要是為計數(shù)器提供復位信號;相位檢測電路主要是檢測可再生比較器輸出信號VOUTN1/2、VOUTP1/2的變化;鎖存器電路主要采集相位檢測電路輸出結果并進行鎖存,將鎖存結果與計數(shù)器信號疊加提供給電流源開關控制電路,并由其輸出控制多倍率開關電流源電路。

圖4 邏輯控制電路結構框圖Fig.4 Logic control circuit block diagram

通過校正自啟動電路檢測CLK 的上升/下降沿,并在邊沿處產(chǎn)生較小的高脈沖信號,為計數(shù)器電路提供復位信號;當計數(shù)器復位完成后,計數(shù)器在內(nèi)部時鐘CLK_INT 下開始計數(shù),并在每個時鐘下降沿處依次產(chǎn)生一個高脈沖信號,將其傳送到電流源開關控制電路中;相位檢測電路通過采集可再生比較器的相位信號VOUTN1/2、VOUTP1/2的變化,為鎖存器電路提供輸入信號;鎖存器電路受計數(shù)器電路的輸出控制,即在每個時鐘下降沿處唯一確定開啟對應的數(shù)據(jù)傳輸通道,完成對VOUTN1/2、VOUTP1/2信號的采集,并在下一個CLK_INT下降沿處關閉通道實現(xiàn)數(shù)據(jù)鎖存;鎖存器電路與計數(shù)器電路共同作用于電流源開關控制電路,產(chǎn)生5 個脈沖信號。當VOUTP1為低電平,VOUTN1為高電平時,經(jīng)相位檢測電路檢測為無效信號(無需校正);當VOUTP1為高電平,VOUTN1為低電平時,經(jīng)相位檢測電路檢測為有效信號(需校正)。在5 個脈沖期間,檢測結果為無效信號時,其脈沖只維持一個CLK_INT 周期;檢測結果為有效信號時,其脈沖維持到下一個CLK 的上升沿處復位并重新采樣。整個校正過程分為CLK 的高/低電平控制過程,且相互獨立,低電平時采取與高電平同樣的方式對VOUTN2、VOUTP2進行檢測,輸出相應的低電平控制信號。

1.5 修調(diào)電路設計

為減小封裝引入的工藝誤差、寄生電阻以及寄生電感等對限流精度的影響,設計了修調(diào)電路?？赏ㄟ^讀入修調(diào)編碼來找到對應熔絲的信息位置,控制熔絲通斷[15],從而改變流過采樣管的電流,對限流值進行修調(diào),使其符合預期限流閾值范圍,保證限流精度。修調(diào)電路由修調(diào)啟動電路、移位寄存器、譯碼器電路以及熔絲燒寫電路四部分組成,結構框圖如圖5 所示。修調(diào)電路由雙引腳控制,通過修調(diào)啟動電路控制修調(diào)電路開啟,寫入修調(diào)編碼儲存至移位寄存器,由譯碼器電路對修調(diào)編碼進行譯碼,得到有效的熔絲信息,并輸入至熔絲燒寫電路,控制對應熔絲通斷。

圖5 修調(diào)電路結構框圖Fig.5 Modification circuit block diagram

由修調(diào)啟動電路中的高低電平計數(shù)器開始計數(shù),當計數(shù)至5 個時鐘下降沿,并且高電平電壓為7 V,即可進入修調(diào)模式。此時,通過移位寄存器寫入時鐘信號和修調(diào)編碼。修調(diào)編碼由14 位二進制代碼組成,1～3 位為預修調(diào)控制(A0～ A3),4 位為測試控制(B0),5～11 位為數(shù)據(jù)位(D0～D6),12～13 位為控制位(C0～C1),14 位為結束位(STOP),如圖6 所示。

圖6 修調(diào)編碼示意圖Fig.6 Schematic diagram of trimming coding

將修調(diào)編碼儲存在移位寄存器中,通過譯碼器電路將修調(diào)編碼譯碼,形成有效的修調(diào)模塊地址信息和熔絲地址位信息,作為熔絲燒寫電路的輸入信號,熔絲燒寫電路根據(jù)譯碼器電路提供的信號來熔斷對應的熔絲,如圖7 所示。其中,VBIAS1、VBIAS2為偏置電壓,TR_MODE 為修調(diào)模式使能信號,TR_FUSE 為修調(diào)編碼的數(shù)據(jù)位(D0～D6),TR_SEL 為修調(diào)編碼的控制位(C0～C1),S13～S17 為修調(diào)控制信號。

圖7 熔絲燒寫電路Fig.7 Fuse programming circuit

當熔絲未熔斷時,S13/14/15/16/17 保持低電平;反之,S13/14/15/16/17 保持高電平。當熔絲燒寫電路的TR_MODE、TR_FUSE、TR_SEL 被選通后,控制器輸出N 為高電平,M1 管導通,產(chǎn)生大電流熔斷熔絲,使得M 點變?yōu)榈碗娖?進而使輸出端口S13/14/15/16/17 翻轉為低電平。當S13/14/15/16/17 電平發(fā)生翻轉時,圖2 中限流電路對應的修調(diào)位開關閉合,利用采樣管與功率管的比例關系,改變流過采樣管電流的大小,實現(xiàn)對限流值的修調(diào),保證限流精度。

2 仿真結果與討論

基于0.18 μm 1P3M BCD工藝設計,利用Cadence Virtuoso 進行仿真。經(jīng)驗證,限流電路仿真結果如圖8 所示,在輸入電源電壓VIN為5 V,溫度為25℃,負載電阻RLOAD為2 Ω 的條件下,曲線D 為未修調(diào)情況下的限流值1.217 A,與理論限流值1.219 A 基本一致。曲線B 是對曲線D 進行修調(diào),可實現(xiàn)最大的修調(diào)限流值1.865 A,修調(diào)率為+53.3%。曲線C 對曲線D 進行修調(diào),可實現(xiàn)最小的修調(diào)限流值0.5137 A,修調(diào)率-57.8%,均符合設計預期。

圖8 限流電路仿真圖Fig.8 Simulation diagram of current limiting circuit

限流值隨溫度變化曲線如圖9 所示,在-55～125 ℃溫度范圍內(nèi),可看出限流值隨溫度變化的最大值為1.217 A,最小值為1.210 A,差值為7 mA,變化率為0.58%。

圖9 限流值隨溫度變化曲線Fig.9 Curve of current limiting value versus temperature

圖10 為電源電壓VIN在2.7～5.5 V 范圍內(nèi)的限流值變化曲線,可看出限流值隨電源電壓增大而增大,限流值最大值為1.23 A,最小值為1.21 A,差值為20 mA,變化率為1.65%。

圖10 限流值隨電源電壓變化曲線Fig.10 Curve of current limiting value versusVIN

驗證結果表明,限流值與理論預期基本一致,可實現(xiàn)2%的限流精度且隨溫度以及電源電壓變化范圍較小,滿足設計需求。

表1 為本文與其他文獻的限流電路參數(shù)指標對比,在溫度環(huán)境基本一致的情況下,本文限流值隨溫度變化最小。限流值隨電源電壓變化較小。本文限流精度優(yōu)于文獻[9],與文獻[10]限流精度一致,但本文限流值變化率較低,整體限流能力更優(yōu)。

表1 與其他文獻的限流電路參數(shù)指標對比Tab.1 Compared with the parameters of current limiting circuit in other literatures

3 結論

本文設計了一種帶失調(diào)電壓校正功能的高精度限流電路,通過采樣管采樣技術提高采樣精度,利用失調(diào)電壓校正技術降低運放失調(diào)電壓,使得限流電路采采低失調(diào)運放來進行反饋控制,并通過數(shù)字修調(diào)技術對限流值偏差進行調(diào)節(jié),實現(xiàn)高精度限流。基于0.18 μm 1P3M BCD 工藝進行仿真驗證,當功率管電流超過限流閾值時,將輸出電流穩(wěn)定在1.217 A 左右,限流精度可達2%,限流值隨電源電壓和溫度變化率分別為1.65%和0.58%,限流值可實現(xiàn)修調(diào)范圍-58.5%～ 54.9%。該電路可應用于精度需求較高的DC-DC、AC-DC、限流開關等芯片設計。