一種非對(duì)稱欠壓鎖定電路設(shè)計(jì)

張 媛 ,汪西虎 ,商世廣 ,董振斌

(1.西安郵電大學(xué) 電子工程學(xué)院,陜西 西安 710121;2.上海電子線路智能保護(hù)工程技術(shù)研究中心,上海 201202;3.上海維安電子有限公司,上海 201202)

隨著人們生活水平的不斷提升,對(duì)高性能便攜式電子設(shè)備的需求逐漸增加,這些便攜式電子設(shè)備需要電源管理芯片具有更高的效率和可靠性,進(jìn)而在提高設(shè)備性能的同時(shí)延長(zhǎng)其使用壽命[1-2]。若芯片工作在非正常電壓下,會(huì)損壞芯片,導(dǎo)致芯片的可靠性降低以及使用壽命減短,因此需要對(duì)電源電壓進(jìn)行實(shí)時(shí)監(jiān)控[3]。芯片在上電啟動(dòng)時(shí),電源電壓通過(guò)等效電阻對(duì)電容進(jìn)行充電。隨著電源電壓逐漸增加,達(dá)到芯片系統(tǒng)的工作電壓時(shí),芯片開(kāi)始工作[4]。在芯片開(kāi)始工作前,由于瞬態(tài)電流過(guò)大,相當(dāng)于給電源電壓帶了一個(gè)負(fù)載,將電源電壓拉低至工作電壓以下,這樣操作容易導(dǎo)致芯片在工作電壓附近頻繁地開(kāi)啟、關(guān)斷。為了避免這類振蕩情況的發(fā)生,對(duì)電源電壓進(jìn)行實(shí)施監(jiān)控,引入欠壓鎖定(UVLO)電路實(shí)現(xiàn)對(duì)電源電壓的監(jiān)控以及芯片系統(tǒng)的保護(hù)[5-7],并且在電路中加入產(chǎn)生滯回電壓的結(jié)構(gòu),避免因電壓波動(dòng)引起輸出信號(hào)的異常翻轉(zhuǎn)造成芯片損壞,進(jìn)而使電源電壓具備較高的可靠性。在實(shí)際設(shè)計(jì)中,一般為了提升響應(yīng)速度,輸出級(jí)的偏置電流較大,會(huì)導(dǎo)致電路功耗很高[8]。

Hiremath 等[5]采用帶隙結(jié)構(gòu)UVLO 實(shí)現(xiàn)了較低的電路復(fù)雜度。Chatterjee 等[8]采用比較器結(jié)構(gòu)實(shí)現(xiàn)了超低功耗200 pA,但此結(jié)構(gòu)僅針對(duì)超低功耗電源管理芯片。Cho 等[9]采用比較器結(jié)構(gòu),實(shí)現(xiàn)了較低的功耗。

針對(duì)上述問(wèn)題,本文提出了一種低溫漂、低功耗的UVLO 電路,其特征是閾值具有滯后性,溫漂較小,并且采用0.18 μm BCD 工藝實(shí)現(xiàn)。本設(shè)計(jì)通過(guò)兩級(jí)電壓比較器的非對(duì)稱性產(chǎn)生滯回電壓,相較于帶隙結(jié)構(gòu)的欠壓鎖定電路,具有更低溫漂、更低功耗的優(yōu)點(diǎn),滿足電荷泵IC 的設(shè)計(jì)需求。

1 帶隙結(jié)構(gòu)UVLO

在電源管理系統(tǒng)中,UVLO 結(jié)構(gòu)是芯片系統(tǒng)中的重要組成部分[9-10]。當(dāng)電源管理系統(tǒng)打開(kāi)時(shí),電源電壓從零電位開(kāi)始增加。當(dāng)電源電壓達(dá)到特定值即上門限閾值電壓(VIH)時(shí),欠壓鎖定電路就會(huì)輸出信號(hào),芯片中其他模塊開(kāi)始工作。若缺少UVLO 電路,某些模塊可能會(huì)在電源電壓供電不足的情況下工作,導(dǎo)致電路故障或損壞[11]。因此,欠壓鎖定電路能夠監(jiān)測(cè)電源電壓,確保為芯片內(nèi)部各個(gè)模塊提供正常的工作電壓。

圖1 展示了常規(guī)的帶隙結(jié)構(gòu)UVLO 電路,基準(zhǔn)電壓由兩個(gè)雙極性晶體管結(jié)構(gòu)產(chǎn)生,它的基極電流由電壓采樣電路提供[12]。MOS 管M2、M3 為其提供有源負(fù)載,M1～M6 構(gòu)成電流鏡;M7、R3～R5為電壓采樣電路;施密特觸發(fā)器以及反相器對(duì)比較器輸出波形進(jìn)行整形以及緩沖[13]。其中Q1和Q2的發(fā)射極面積之比為m∶1,則

圖1 帶隙結(jié)構(gòu)欠壓鎖定電路Fig.1 UVLO circuit with band gap structure

流經(jīng)R2的電流為:

式中:VTlnm是兩個(gè)工作在不同電流密度下的雙極晶體管的基極-發(fā)射極電壓的差值。

基準(zhǔn)電壓的表達(dá)式為[14]:

式中:VBE2是負(fù)溫度系數(shù)電壓;VT=kT/q,為正溫度系數(shù)電壓。二者相加之后,通過(guò)調(diào)整R1、R2的電阻比例產(chǎn)生一個(gè)零溫度系數(shù)的基準(zhǔn)電壓[15]。

在電阻R1、R2的作用下,Q1和Q2的共射放大器的跨導(dǎo)分別為:

由式(4)和(5)可知:

通常gm2R2>>1,則Gm2>Gm1,因此Q1的集電極電流隨采樣電壓的變化小于Q2的集電極電流的變化。帶隙結(jié)構(gòu)UVLO 是利用兩個(gè)電流的變化快慢進(jìn)行比較。

當(dāng)電源電壓VinGm1,IC1>IC2(其中IC1和IC2分別為Q1和Q2的集電極電流),通過(guò)電流鏡將兩路電流鏡像給M4、M6,二者進(jìn)行電流比較,使得M6進(jìn)入三極管區(qū),UVLO 電路的輸出為低電平,芯片中的其他模塊被關(guān)斷。當(dāng)基極電壓發(fā)生變化時(shí),單個(gè)三極管的電流增益大于與電阻串聯(lián)三極管的電流增益。隨著電源電壓的增大,當(dāng)輸入電壓Vin>VIH時(shí),Gm2>Gm1,IC1

上門限閾值電壓為:

下門限閾值電壓為:

式中:VREF為基準(zhǔn)電壓。根據(jù)電阻值的不同,可以通過(guò)調(diào)整上、下門限電壓改變滯回電壓。

帶隙結(jié)構(gòu)UVLO 電路利用IC1和IC2的變化快慢進(jìn)行比較,通過(guò)改變電源電壓在上電和掉電過(guò)程中電阻的分壓比例產(chǎn)生滯回電壓。當(dāng)三極管的放大系數(shù)不夠大時(shí),門限閾值電壓會(huì)偏離理想值;在溫度及寄生參數(shù)的影響下,因比較器的遲滯產(chǎn)生漂移會(huì)導(dǎo)致門限閾值電壓發(fā)生漂移,從而影響對(duì)電源電壓的監(jiān)控。

2 電路設(shè)計(jì)

針對(duì)帶隙結(jié)構(gòu)UVLO 電路的缺點(diǎn),本文提出了一種利用差分放大器的非對(duì)稱性產(chǎn)生滯回電壓的UVLO電路,如圖2 所示。該電路包含了偏置電路、遲滯電路、電壓比較器電路、輸出緩沖器及防止誤翻轉(zhuǎn)電路。

圖2 非對(duì)稱欠壓鎖定電路Fig.2 Asymmetric UVLO circuit

Ibias是由帶隙基準(zhǔn)模塊提供的偏置電流,經(jīng)過(guò)M2與M4、M3 與M9、M3 與M12 三組電流鏡結(jié)構(gòu),為差分放大器及共源級(jí)放大器提供尾電流。電壓比較器的一個(gè)輸入端是帶隙基準(zhǔn)模塊提供的與溫度無(wú)關(guān)的基準(zhǔn)電壓VREF,另一個(gè)輸入端是對(duì)電源電壓經(jīng)電阻分壓所得的采樣信號(hào)Vsense。M7～M13 為兩級(jí)比較器,M5、M6 為UVLO 輸出為高電平時(shí)引入的一路非對(duì)稱電流,通過(guò)兩邊的非對(duì)稱性產(chǎn)生滯回電壓。為提高電壓比較精度,使用兩級(jí)比較器來(lái)提高增益,第一級(jí)為電壓比較器,第二級(jí)為共源級(jí)放大器。輸出緩沖器對(duì)輸出的波形進(jìn)行整形以及緩沖,提高電路的驅(qū)動(dòng)能力。遲滯電路避免電源電壓在閾值電壓附近振蕩,提高系統(tǒng)的穩(wěn)定性。防止誤翻轉(zhuǎn)電路通過(guò)對(duì)電容C 進(jìn)行充電,減小電源電壓的尖峰脈沖對(duì)輸出的影響。

該電路直接將電源電壓的采樣電壓作為M10 的柵極電壓,采用比較電流的方式來(lái)判斷電源電壓是否處在正常工作范圍。接通電源時(shí),Vin逐漸升高,電路中I1通過(guò)M8 和M11 的電流鏡,將I1鏡像給I3,由于M8和M11 的管子參數(shù)是一致的,根據(jù)電流鏡同比例鏡像關(guān)系,得I1=I3,將I3與I2進(jìn)行比較。因?yàn)椴罘州斎雽?duì)管是P 管,根據(jù)飽和區(qū)漏電流公式得出,柵端電壓高的其電流小,所以得出I3I2,比較器輸出端B 點(diǎn)發(fā)生翻轉(zhuǎn),變?yōu)楦唠娖?最終UVLO_H 輸出為高電平,M6 管導(dǎo)通,整個(gè)芯片系統(tǒng)開(kāi)始正常工作。發(fā)生翻轉(zhuǎn)的這一點(diǎn)電源電壓稱之為上門限閾值電壓VIH。電源電壓降低時(shí)的原理同理。

當(dāng)電源電壓正常即Vsense>VREF時(shí),M7 的電流小于M10 的電流,此時(shí)比較器輸出端B 點(diǎn)為高電平,經(jīng)過(guò)邏輯變換UVLO_H 輸出高電平,控制其他模塊正常工作。此時(shí)D 點(diǎn)與UVLO_H 電位相同并反饋回到M6,將其導(dǎo)通,電路中新加了流經(jīng)M5 的支路電流,此時(shí)電路中包含兩路電流,產(chǎn)生了非對(duì)稱電流。所以當(dāng)Vin下降的時(shí)候,需要降低到更低的電壓才能發(fā)生輸出跳變,這一點(diǎn)電壓稱之為下門限閾值電壓VIL。通過(guò)改變M5 的寬長(zhǎng)比可以調(diào)整遲滯電壓。

當(dāng)電源電壓下降時(shí),Vsense逐漸接近VREF,直到Vsense

當(dāng)M5、M6 未導(dǎo)通時(shí),M10 上的電流Ia為:

當(dāng)UVLO_ H 發(fā)生翻轉(zhuǎn),M5、M6 導(dǎo)通后,M10上的電流Ib為:

且2Ia=Ib,可得:

3 結(jié)果與討論

本設(shè)計(jì)基于0.18 μm BCD 工藝,利用仿真平臺(tái)對(duì)UVLO 電路進(jìn)行仿真分析。UVLO 電路在tt 工藝角下對(duì)電源電壓進(jìn)行直流掃描的仿真結(jié)果如圖3 所示。電路有良好的滯回電壓曲線,滯回電壓為0.19 V。

圖3 25 ℃滯回電壓仿真結(jié)果Fig.3 Simulation results of hysteresis voltage at 25 ℃

UVLO 電路在不同工藝角下滯回電壓的仿真結(jié)果如圖4 所示。在各工藝角的極端條件下對(duì)其仿真,結(jié)果表明滯回電壓變化量為0.01 V,仿真結(jié)果證明了UVLO 的可行性與可靠性。

圖4 不同工藝角下滯回電壓仿真結(jié)果Fig.4 Simulation results of hysteresis voltage at different process corners

欠壓鎖定電路的瞬態(tài)特性如圖5 所示。結(jié)果表明:當(dāng)欠壓鎖定電路模塊電源電壓Vin=2.2 V 時(shí),電路關(guān)閉,其他電路正常工作;當(dāng)欠壓鎖定模塊在Vin=2.01 V時(shí),電路打開(kāi),其他電路關(guān)斷;滯回電壓為0.19 V。

圖5 欠壓鎖定電路瞬態(tài)特性Fig.5 Transient characteristics of the UVLO circuit

滯回電壓隨著溫度的變化如圖6 所示。結(jié)果表明,在T=25 ℃時(shí),VIH=2.2 V,VIL=2.01 V,滯回電壓為0.19 V。當(dāng)溫度在-55～+125 ℃范圍內(nèi)變化時(shí),上門限電壓的最大偏移只有0.01 V,滯回電壓最大偏移為0.07 V,減小了滯回電壓的溫漂。本設(shè)計(jì)消除了帶隙結(jié)構(gòu)UVLO 受雙極型晶體管參數(shù)影響導(dǎo)致隨溫度偏移過(guò)大的情況。

圖6 滯回電壓溫漂特性Fig.6 Temperature characteristic of hysteresis voltage

輸入電壓在3 V 時(shí)輸入電流的變化如圖7 所示。當(dāng)輸入電壓為3 V 時(shí),輸出電流為3.18 μA,此時(shí)電路的功耗為9.54 μW。輸入電壓的工作范圍為2.5～4.8 V 時(shí),最大功耗為15.84 μW,可以通過(guò)改變M4、M11、M16 的寬長(zhǎng)比,降低功耗至所需指標(biāo)?？筛鶕?jù)芯片系統(tǒng)的具體要求調(diào)節(jié)所需要的功耗指標(biāo)。全工藝角下,在輸入電壓為3 V 時(shí),室溫下輸入電流的變化如圖8 所示,最大輸入電流為4.0 μA,功耗為12 μW。

圖7 輸入電壓在3 V 時(shí)輸入電流的變化Fig.7 Change of input current when the input voltage is 3 V

圖8 不同工藝角下輸入電流的變化Fig.8 Change of input current with different process corners

欠壓鎖定電路的版圖布局如圖9 所示。占據(jù)面積約為87 μm×81 μm,金屬M(fèi)1～M3 用于布線。

圖9 欠壓鎖定電路版圖(87 μm×81 μm)Fig.9 Layout of the UVLO circuit(87 μm×81 μm)

該電路在結(jié)構(gòu)、性能參數(shù)以及工藝上與同類文獻(xiàn)的對(duì)比分析情況見(jiàn)表1,分析表明本文提出的欠壓鎖定電路結(jié)構(gòu)在VIH的穩(wěn)定性、溫漂、功耗等方面都有所改善。本設(shè)計(jì)與文獻(xiàn)[8,13]相比溫漂更小;與文獻(xiàn)[9]在相同輸入電壓下相比功耗更小;與文獻(xiàn)[5]在相同工藝下相比其版圖面積更小,電路結(jié)構(gòu)更簡(jiǎn)單。

表1 與同類文獻(xiàn)結(jié)果對(duì)比Tab.1 Comparison with similar literature results

4 結(jié)論

本文結(jié)合電荷泵IC 的設(shè)計(jì)要求,設(shè)計(jì)出具有高集成度和低溫漂特性的欠壓鎖定電路?；?.18 μm BCD 工藝,電路設(shè)計(jì)滿足要求。本文詳細(xì)描述了電路原理,并通過(guò)仿真驗(yàn)證了電路的功能。該電路結(jié)構(gòu)簡(jiǎn)單、易于分析,借助差分放大器的非對(duì)稱性實(shí)現(xiàn)遲滯,結(jié)果為:上門限閾值電壓為2.2 V,下門限閾值電壓為2.01 V,滯回電壓為0.19 V,在-55～+125 ℃以內(nèi),VIH溫漂為0.01 V。芯片工作電壓范圍在2.5～4.8 V,靜態(tài)電流在電源電壓為3 V 時(shí)約為3.18 μA,功耗約為9.54 μW。綜上所述,該電路可以輸出欠壓邏輯信號(hào),具有良好的低溫漂特性和遲滯功能以及低功耗,已成功應(yīng)用于一款雙通道電荷泵芯片當(dāng)中。