基于半解析法的FinFET三維電勢(shì)和閾值電壓模型

韓名君 代廣珍 倪天明

( 安徽工程大學(xué)高端裝備先進(jìn)感知與智能控制教育部重點(diǎn)實(shí)驗(yàn)室，241000，安徽蕪湖 )

1 引 言

根據(jù)國(guó)際半導(dǎo)體工藝路線圖的預(yù)測(cè)，2030年集成電路芯片制造工藝尺寸將下降到1 nm[1]，并且隨著工藝節(jié)點(diǎn)進(jìn)入亞30 nm，F(xiàn)inFET結(jié)構(gòu)已經(jīng)成為各大廠商的主流工藝結(jié)構(gòu).FinFET器件按照襯底結(jié)構(gòu)的不同，可以分為絕緣襯底上硅(SOI，Silicon-On-Insulator)FinFET和體硅(bulk) FinFET器件[2，3]. SOI FinFET具有寄生電容減小漏電流降低的優(yōu)點(diǎn)[4]，但由于工藝和價(jià)格上的因素，目前的工藝仍以體硅FinFET結(jié)構(gòu)為主[5].對(duì)于FinFET結(jié)構(gòu)，其鰭形溝道寬度相對(duì)溝道長(zhǎng)度已經(jīng)不可忽視，所以需要采用三維建模，但是由于三維定解問(wèn)題求解的過(guò)程及其復(fù)雜，結(jié)果難以收斂，因此給三維解析模型的建模帶來(lái)了很大的困難.在已有的三維模型中，文獻(xiàn)[6]對(duì)溝道電勢(shì)采用三維拉普拉斯方程求解SOI FinFET，忽略了空間電荷區(qū)的固定電荷；文獻(xiàn)[7-11]運(yùn)用疊加原理求解SOI結(jié)構(gòu)電勢(shì)模型，這種方法得到的模型不僅計(jì)算復(fù)雜，且將各氧化層內(nèi)的電勢(shì)分布都視作一維分布，也未考慮源漏電極在其擴(kuò)展區(qū)的變化和量子效應(yīng)，對(duì)超小尺寸器件不可避免會(huì)產(chǎn)生較大誤差，且不適合體硅器件；目前現(xiàn)有的體硅器件解析模型由于計(jì)算上的困難均為一維建模[12-14]，為達(dá)到計(jì)算精度引入了數(shù)量眾多的擬合參數(shù)，給工程設(shè)計(jì)人員帶來(lái)許多不便.綜上所述，對(duì)體硅FinFET三維解析模型的建模研究極為迫切和重要.

由于半解析法在短溝道MOSFET的二維模型中已經(jīng)有了成功的應(yīng)用[15，16]，因此本文提出對(duì)體硅FinFET器件用半解析法對(duì)電勢(shì)進(jìn)行三維建模，針對(duì)器件中的溝道和柵絕緣層提出了兩個(gè)不同截面上的二維定解問(wèn)題及其邊界銜接條件，進(jìn)行加權(quán)疊加后得到溝道和柵絕緣層的三維電勢(shì)分布，然后根據(jù)其邊界條件利用正交展開(kāi)法解出待定系數(shù)的線性方程組.這種既得到了三維電勢(shì)解析表達(dá)式，又需要對(duì)其中的待定系數(shù)進(jìn)行方程求解的方法就是一種半解析模型.該模型還同時(shí)考慮了量子效應(yīng)影響，最后對(duì)模型進(jìn)行驗(yàn)證.

2 FinFET三維解析模型

2.1器件結(jié)構(gòu)體硅FinFET三維結(jié)構(gòu)如圖1(a)所示，tsi為Fin鰭式結(jié)構(gòu)的寬度，Xj為Fin鰭式結(jié)構(gòu)的高度，對(duì)Si溝道中沿垂直于z的方向進(jìn)行縱向剖面得到(b)圖，z的取值范圍為0

圖1 FinFET結(jié)構(gòu)圖截面圖(a)體硅FinFET結(jié)構(gòu)；(b)x-y方向截面；(c)y-z方向截面

(1)

(2)

其中,Vs=VSS-VB、Vd=VDS-VB，兩個(gè)區(qū)域的邊界條件根據(jù)物質(zhì)的本構(gòu)關(guān)系有

(3)

其中，εsi為硅介電常數(shù)、εr為氧化層介電常數(shù).用分離變量法求解(1)(2)，得到電勢(shì)的解析式為,

(4)

(5)

(6)

2.3對(duì)稱雙柵MOSFET模型考慮圖1(c)中沿著溝道橫向即z-y方向的剖面近似為一個(gè)對(duì)稱雙柵MOSFET結(jié)構(gòu)，同時(shí)在0

(7)

(8)

(9)

邊界銜接條件為

(10)

同樣采用分離變量法得到三個(gè)區(qū)域的電勢(shì)解為

(11)

(12)

(13)

(14)

(15)

(16)

(17)

2.4三維電勢(shì)模型和閾值電壓模型將計(jì)算得到的非對(duì)稱單柵模型和對(duì)稱雙柵模型，參考文獻(xiàn)[11]做如式(18)的寬度加權(quán)疊加，得到三維電勢(shì)解為

(18)

其中,α為擬合參數(shù)，不同工藝尺寸下取值不同，以14 nm溝長(zhǎng)FinFET參數(shù)為例，α取2.

Φ(0,y,tsi/2)=2φf(shuō).

(19)

同時(shí)考慮到FinFET器件尺寸已經(jīng)進(jìn)入納米級(jí)別，需要考慮量子效應(yīng)的影響，根據(jù)參考文獻(xiàn)[19]中給出的量子修正模型對(duì)表面勢(shì)進(jìn)行修正，引入修正量ΔΦQM， 表達(dá)式為

(20)

為有效質(zhì)量.根據(jù)參考文獻(xiàn)[17]中給出的參量取值，修正后的電勢(shì)為

Φ(0,y,tsi/2)QM=Φ(0,y,tsi/2)+ΔΦQM.

(21)

對(duì)于式(6)中的耗盡層厚度d初值的選取，則采取長(zhǎng)溝道器件的耗盡層厚度模型作為初值，

(22)

圖2給出了閾值電壓迭代算法的流程圖.首先確定初值計(jì)算電勢(shì)分布，當(dāng)電勢(shì)極小值點(diǎn)的值與二倍體費(fèi)米勢(shì)之間的相對(duì)誤差小于ε時(shí)迭代結(jié)束，提取此時(shí)的閾值電壓.

圖2 閾值電壓算法流程圖

3 模型驗(yàn)證與討論

根據(jù)文獻(xiàn)[18-20]給出的體硅FinFET三維結(jié)構(gòu)仿真參數(shù)，對(duì)本文提出的模型進(jìn)行驗(yàn)證.圖3驗(yàn)證的是溝道長(zhǎng)度L=15 nm、Fin高Xj=5 nm，F(xiàn)in寬tsi=5 nm時(shí)體硅nFinFET的三維電勢(shì)Φ(x,y,z)，溝道中摻雜濃度為1e17 cm-3，柵氧化層厚度0.5 nm. 圖3中(a)和(b)為溝道上表面電勢(shì)，(c)和(d)為溝道中央電勢(shì).從圖中3可以得出，本文提出的電勢(shì)模型在亞閾值下可以準(zhǔn)確模擬三維電勢(shì)分布，經(jīng)比對(duì)計(jì)算(b)和(d)絕對(duì)誤差低于0.5×10-3V.而(a)和(c)圖中，在溝道中間的電勢(shì)模型結(jié)果與模擬結(jié)果吻合非常好，但是在矩形溝道頂部轉(zhuǎn)角處，模型的電勢(shì)值略高于模擬結(jié)果.產(chǎn)生誤差的原因在于此處的模型忽略了溝道中矩形轉(zhuǎn)角的轉(zhuǎn)角效應(yīng)，從而導(dǎo)致電勢(shì)在兩端誤差較大.為了有效避免這種轉(zhuǎn)角效應(yīng)，結(jié)合Fin的寬長(zhǎng)比對(duì)模型進(jìn)行修正.經(jīng)過(guò)計(jì)算在tsi=5 nm時(shí)，取轉(zhuǎn)角處的圓角小半徑R=0.6 nm對(duì)有效溝道長(zhǎng)度進(jìn)行修正，得到的結(jié)果與模擬結(jié)果吻合，在tsi=10 nm時(shí)取圓角小半徑R=0.2 nm得到的結(jié)果與模擬結(jié)果吻合，圖4為驗(yàn)證結(jié)果，此圖表明經(jīng)過(guò)圓角修正后的模型在源漏兩端取得與模擬結(jié)果的良好擬合，說(shuō)明此方法可以適用于該器件.

圖4 考慮轉(zhuǎn)角效應(yīng)后的電勢(shì)模型與仿真結(jié)果對(duì)比

圖5為L(zhǎng)=15 nm、Xj=5 nm，溝道摻雜濃度為1e17 cm-3，等效柵氧化層厚度0.5 nm時(shí)的溝道上表面電勢(shì)驗(yàn)證結(jié)果.該結(jié)果表明，模型能夠準(zhǔn)確預(yù)測(cè)溝道表面處電勢(shì)隨漏端偏置電壓VD和鰭寬度的變化.圖5(a)顯示隨著VD的增高，表面電勢(shì)最小值點(diǎn)向源端靠近并且數(shù)值隨之提高，說(shuō)明模型可以對(duì)漏致勢(shì)壘降低效應(yīng)(DIBL)進(jìn)行準(zhǔn)確預(yù)測(cè)；圖5(b)則表明，隨著鰭寬tsi的增加電勢(shì)最小值略有降低，這會(huì)導(dǎo)致閾值電壓的變化，因此鰭寬對(duì)器件伏安特性也具有不可忽視的影響，模型對(duì)其進(jìn)行了準(zhǔn)確的預(yù)測(cè).

圖5 溝道上表面電勢(shì)Φ(0,y,tsi/2)對(duì)比

閾值電壓與數(shù)值模型的計(jì)算結(jié)果對(duì)比見(jiàn)圖6.圖6(a)表示柵長(zhǎng)從15 nm變化到50 nm時(shí)Vth的變化，圖中數(shù)據(jù)表明隨著柵長(zhǎng)的增加Vth增大，這是由于柵長(zhǎng)增加使得短溝效應(yīng)、DIBL效應(yīng)等會(huì)有所緩解，因此閾值電壓隨之上升；(b)圖是L=15 nm、Xj=5 nm時(shí)偏置電壓不變時(shí)，Vth隨鰭寬tsi的變化，圖中數(shù)據(jù)表明隨著tsi的增加Vth增加，圖6表明本模型對(duì)體硅nFinFET閾值電壓進(jìn)行了準(zhǔn)確的預(yù)測(cè).

圖6 閾值電壓計(jì)算結(jié)果對(duì)比

下面討論半解析模型的計(jì)算量.以參數(shù)L=15 nm、Xj=5 nm、tsi=5 nm為例，設(shè)定待定系數(shù)為20、30、40、…遞增，直到前后兩次計(jì)算的電勢(shì)相對(duì)誤差小于1%，最終的待定系數(shù)即模型格點(diǎn)數(shù)見(jiàn)表1，并用時(shí)間復(fù)雜度Ο對(duì)比兩種模型的計(jì)算量.從表1可以看出，本文的半解析模型計(jì)算時(shí)間復(fù)雜度遠(yuǎn)低于數(shù)值模型.這是由于三維器件的仿真結(jié)構(gòu)更增加了收斂的難度，因此TCAD采用的數(shù)值模型格點(diǎn)數(shù)眾多，計(jì)算開(kāi)銷大，CPU占用時(shí)間長(zhǎng)，對(duì)CPU核性能要求高；而半解析模型是在明確的線性方程組和初值表達(dá)式的基礎(chǔ)上進(jìn)行迭代運(yùn)算，因此格點(diǎn)數(shù)相比TCAD模型大大減小，計(jì)算時(shí)間復(fù)雜度明顯降低，計(jì)算開(kāi)銷小.

表1 半解析模型和數(shù)值模型閾值電壓計(jì)算量比較

4 結(jié) 論

通過(guò)對(duì)FinFET設(shè)定為縱向和橫向兩個(gè)方向的MOSFET二維矩形等效源的疊加，本文提出了bulk FinFET的三維半解析模型，通過(guò)對(duì)模型的驗(yàn)證結(jié)果表明，本文提出的半解析模型具有明確的解析表達(dá)式，各參量的物理意義明確，擬合參量個(gè)數(shù)極少，方便半導(dǎo)體電路級(jí)別的建模，同時(shí)模型還兼具了解析模型和數(shù)值模型的優(yōu)點(diǎn)，具有高精度的計(jì)算結(jié)果，計(jì)算時(shí)間復(fù)雜度遠(yuǎn)小于數(shù)值模型.