基于FPGA的DDS相位抖動分析與消除設(shè)計

胡思雨 關(guān) 煬

(中國電子科技集團(tuán)公司第二十研究所 西安 710068)

0 引言

直接數(shù)字頻率合成器直接數(shù)字頻率合成技術(shù)DDS(Direct Digital Frequency Synthesis)產(chǎn)生于20世紀(jì)70年代初期，是從相位的角度出發(fā)直接合成各種所需頻率波形的一種頻率合成技術(shù)[1]。與第一代直接模擬頻率合成器和第二代間接頻率合成器相比，其具有較寬的輸出帶寬、較高的輸出頻率分辨率、較短的頻率轉(zhuǎn)換時間、較低的輸出相位噪聲、相位連續(xù)性、調(diào)制輸出、集成化、體積小和功耗低等特點(diǎn)[2]。本文在項(xiàng)目的基礎(chǔ)上，更改原先的設(shè)計，去掉了單片機(jī)，用FPGA進(jìn)行總線的讀寫以及DDS的配置，并選用國產(chǎn)DDS芯片，來提高國產(chǎn)化率并優(yōu)化原設(shè)計[3]。并且針對整機(jī)調(diào)試時出現(xiàn)的時間失配問題，進(jìn)行分析，通過FPGA解決DDS信號ioupdata不穩(wěn)定，導(dǎo)致雷達(dá)回波顯示錯誤的問題。

1 DDS基本原理

1.1 DDS基本原理

直接數(shù)字頻率合成器(Direct Digital Synthesizer，DDS)從相位出發(fā)，通過相位到幅度轉(zhuǎn)換，不同的相位對應(yīng)于不同的電壓幅度，通過數(shù)模轉(zhuǎn)換和低通濾波后，輸出所需的頻率。DDS典型工作原理框圖如圖1所示[4]。主要由相位累加器(PA)、相幅轉(zhuǎn)換器(ROM)、數(shù)模轉(zhuǎn)換器(Digital to Analog Converter，DAC)及低通濾波器(Low Pass Filter，LPF)[5]四部分組成。

圖1中，fout為時鐘頻率，頻率控制字K的位寬為L，在以fC為時鐘頻率的每個時鐘周期內(nèi)，頻率控制字通過相位累加器(PA)進(jìn)行先行累加，當(dāng)累加器溢出時，一個周期完成。PA輸出的相位碼通過相幅轉(zhuǎn)換器(ROM)轉(zhuǎn)換成相對應(yīng)的幅度碼輸出給D/A轉(zhuǎn)換器，得到相應(yīng)的階梯波，最后經(jīng)過低通濾波器平滑處理后，輸出所需的正(余)弦連續(xù)波形信號。

1.2 DDS出現(xiàn)問題

基于某項(xiàng)目原裝置的功能為頻率控制。在整機(jī)調(diào)試過程中，在終端顯示界面上，時常會出現(xiàn)“黑豎道”。針對出現(xiàn)的問題，進(jìn)行了深入細(xì)致的分析，對問題進(jìn)行定位。該故障現(xiàn)象是由于DDS所需的ioupdata更新信號時間失配，導(dǎo)致DDS產(chǎn)生的信號相位抖動，在某個工作周期里，脈沖信號存在“同相位差”時，經(jīng)過脈沖壓縮后的信號會出現(xiàn)“反相”，再進(jìn)行4個搜索脈沖串內(nèi)的全相參積累，積累值就會減小，通過I、Q求模，此時的信號幅度就會降低，信號積累模值“相減”或“抵消”，在終端顯示信號電平數(shù)值就“很小”或?yàn)椤?”。終端回波數(shù)據(jù)顯示，是根據(jù)信號回波強(qiáng)弱變化，在界面的顏色深淺顯現(xiàn)。當(dāng)一個波束周期中，回波信號積累模值“很小”或?yàn)椤?”時，在終端回波信號顯示中就可以觀察到，該波束位置顯示為“黑豎道”。如圖2所示。

圖2 “黑豎道”終端顯示

1.3 延時不確定導(dǎo)致DDS輸出抖動機(jī)理分析

此系統(tǒng)收到的定時信號傳輸路徑如圖3所示。

圖3 系統(tǒng)收到的定時信號傳輸路徑框圖

系統(tǒng)定時信號傳輸路徑如圖3所示，信號從中頻到該裝置路徑有2條，一條延遲為1～1.5 ns，為單端射頻電纜傳輸?shù)臅r鐘信號，另一條總延遲為24～48 ns，采用485差分格式，傳輸時鐘信號和TS定時信號，因此兩條路徑產(chǎn)生的延遲差為48-24-1.5-1=22.5 ns，不算線纜延遲，此值是一個近似值，但是可以看出，該裝置的時鐘和定時信號TS之間的延遲差隨環(huán)境變化是非常大的，這會使采樣信號在某一個不定的環(huán)境下出現(xiàn)建立時間不滿足的問題。正常情況下的輸出調(diào)制信號和時間失配時輸出調(diào)制信號如圖4、圖5所示。

圖4 正常情況輸出調(diào)制信號

圖5 時間失配時輸出調(diào)制信號

通過分析，發(fā)現(xiàn)該電路時序控制存在時間不穩(wěn)定的問題，由于延時不確定，導(dǎo)致DDS輸出抖動。

該系統(tǒng)中頻產(chǎn)生兩路時鐘信號，一路輸入到該裝置中，做為系統(tǒng)發(fā)射線性調(diào)頻信號的時鐘基準(zhǔn)；另一路輸入到定時器，作為系統(tǒng)定時基準(zhǔn)信號。該裝置的同步控制信號TS(發(fā)射信號)來自于定時器，如圖3所示。

線性時鐘基準(zhǔn)信號輸入到裝置，一路被轉(zhuǎn)換成TTL信號，作為該裝置TTL信號的基準(zhǔn)信號。另一路，經(jīng)過差分處理，進(jìn)入DDS，成為DDS的時鐘基準(zhǔn)信號。TS發(fā)射信號直接進(jìn)入該裝置的單片機(jī)，產(chǎn)生DDS所需的ioupdate更新信號，輸入給DDS。ioupdata更新信號，是DDS產(chǎn)生調(diào)制信號的觸發(fā)信號。原設(shè)計中的DDS需要參考時鐘來產(chǎn)生調(diào)制信號。

TS(發(fā)射信號)通過定時電路長線傳輸，送進(jìn)該裝置，產(chǎn)生ioupdata更新信號，對DDS進(jìn)行控制；同時，該裝置中的時鐘基準(zhǔn)，又是中頻送來線性時鐘信號，它們在該裝置內(nèi)，存在時間失配(或差拍)，見圖6所示。在整機(jī)時序控制中，發(fā)射信號TS由4個搜索脈沖串組成，在每個TS到來后，都會產(chǎn)生一個ioupdata信號，若TS信號有時間抖動，必然會造成每個ioupdata信號時間抖動。DDS的時鐘基準(zhǔn)的工作起始點(diǎn)就會隨著ioupdata信號的抖動而抖動，帶來DDS輸出脈沖調(diào)制信號的起始點(diǎn)抖動，表現(xiàn)為相位不穩(wěn)定。

圖6 TS與updata信號在時間T1、T2抖動示意圖

2 裝置設(shè)計

原裝置在單片機(jī)的控制下，識別中心機(jī)的控制代碼，利用DDS技術(shù)，產(chǎn)生相應(yīng)的脈沖非調(diào)制信號和脈沖調(diào)試信號，同時產(chǎn)生對頻率合成器的頻率控制信號進(jìn)行頻率控制。此次在項(xiàng)目的基礎(chǔ)上，在結(jié)構(gòu)不變和滿足以上功能的前提下對原裝置的硬件進(jìn)行更改。

優(yōu)化后的裝置用100 MHz晶振作為 FPGA系統(tǒng)時鐘，完成總線讀寫、頻合控制、DDS配置時序、鎖相環(huán)配置時序等工作，以導(dǎo)前同步信號做為DDS寫控制字的指令開啟信號，發(fā)射同步信號為ioupdata信號控制DDS開啟和關(guān)閉。鎖相環(huán)產(chǎn)生DDS所需的系統(tǒng)時鐘信號，保證與系統(tǒng)時鐘相參并成整數(shù)倍以滿足相參積累條件。優(yōu)化后的裝置原理框圖如圖7所示。

圖7 優(yōu)化系統(tǒng)原理框圖

經(jīng)過優(yōu)化的裝置，其硬件組成由以下主要器件。以Xilinx公司的Kintex-7系列芯片為主控，用時鐘分配器、DDS、放大濾波器、485驅(qū)動來實(shí)現(xiàn)。此裝置使用FPGA對總線接口進(jìn)行讀寫，DDS也可以使用FPGA來配置。首先用AD9515時鐘分配器作為FPGA系統(tǒng)時鐘，完成總線讀寫、頻合控制、DDS配置時序的工作；通過國產(chǎn)芯片GM4941進(jìn)行DDS，此國產(chǎn)芯片具有4路獨(dú)立通道的直接數(shù)字頻率合成器，每個通道均可提供獨(dú)立的相位、頻率、幅度控制，32位相位、調(diào)諧精度，48位頻率調(diào)諧精度、14位幅度調(diào)諧精度，且內(nèi)部集成4個12位精度的DAC，能夠保證很好的動態(tài)性能，具備FSK/PSK/RAMP/OSK等調(diào)制功能，再經(jīng)過放大和濾波產(chǎn)生所需要的中頻信號。GM4941的功能框圖如圖8所示。

圖8 GM4941功能框圖

3 裝置軟件設(shè)計

通過在改裝之后總設(shè)計建立時間檢測器，來檢測建立時間滿足的情況，并對建立時間進(jìn)行實(shí)施檢測，若建立時間不滿足則調(diào)整輸入延遲，使建立時間得到滿足。如圖9所示。

根據(jù)所選的485總線驅(qū)動芯片的的上升沿(Transition Time)確定發(fā)射同步信號TS延遲變化間隔Δ，Δ=tt×2/4。通過FPGA內(nèi)部的idelay實(shí)現(xiàn)可調(diào)延遲，通過內(nèi)部邏輯編程實(shí)現(xiàn)D觸發(fā)器[6]、4選1邏輯開關(guān)及開關(guān)控制狀態(tài)機(jī)[7]。根據(jù)發(fā)射同步信號TS延遲變化間隔形成4個不同的延遲量(D3～D0)，當(dāng)采樣時鐘與發(fā)射同步信號TS建立時間不滿足時，D3輸出值為0或者1的隨機(jī)數(shù)，若建立時間滿足時，D3～D0必定都為0或者都為1，因此，只要判斷D3為1時則使用D2對應(yīng)的延遲量對信號進(jìn)行延遲，便可以最好的滿足時序。同理，若已經(jīng)選用D2為延時量后，外部環(huán)境又有所改變以至于延遲情況繼續(xù)惡化，導(dǎo)致D2也為1時，則采用D1對應(yīng)的延時量，依次類推，可以無限次改變延時，以對應(yīng)輸入延時的漂移，這樣便可以滿足任何漂移惡化帶來的建立時間不滿足問題。實(shí)現(xiàn)電路如圖10所示。

圖9 建立時間D0～D3時序框圖

圖10 消除DDS相位抖動邏輯實(shí)現(xiàn)電路

將延遲采樣結(jié)果D3～D0輸入給狀態(tài)機(jī)進(jìn)行判斷，狀態(tài)機(jī)可以根據(jù)目前的狀態(tài)作為判定依據(jù)，對4選1開關(guān)進(jìn)行切換，然后將改動后的發(fā)射同步信號TS_OUT通過485總線送給DDS，消除相位抖動。正?；夭ńK端顯示如圖11所示。

圖11 正?；夭ńK端顯示

4 結(jié)束語

本設(shè)計針對系統(tǒng)終端顯示界面出現(xiàn)的“黑豎道”故障現(xiàn)象，進(jìn)行分析，是由于DDS所需的ioupdata信號不穩(wěn)定導(dǎo)致系統(tǒng)時間失配。針對系統(tǒng)時間失配問題，提出了一種優(yōu)化的設(shè)計方法，利用FPGA內(nèi)部的idelay實(shí)現(xiàn)可調(diào)延遲，選取不同的延遲進(jìn)行優(yōu)化。優(yōu)化后，DDS所需的ioupdata信號穩(wěn)定，解決系統(tǒng)時間失配問題，使得DDS采樣時鐘和定時信號的時間基準(zhǔn)保持高的一致性，在系統(tǒng)終端回波顯示正常，無“黑豎道”出現(xiàn)。該設(shè)計方法達(dá)到了較為理想的性能指標(biāo)。此裝置在技術(shù)上具有可行性。很容易在其他設(shè)計中應(yīng)用，有較高的使用價值。