基于數(shù)字鎖相環(huán)的無(wú)人機(jī)測(cè)控鏈通用位同步方法

孫慧賢，張玉華，黃欣鑫，全厚德，唐友喜

(1.陸軍工程大學(xué)石家莊校區(qū)，河北 石家莊 050003；2.電子科技大學(xué)通信抗干擾國(guó)家級(jí)重點(diǎn)實(shí)驗(yàn)室，四川 成都 611731)

0 引言

無(wú)人機(jī)測(cè)控鏈?zhǔn)菍?shí)現(xiàn)無(wú)人機(jī)與地面控制站之間的數(shù)據(jù)收發(fā)的通信鏈路，它既能傳輸上行遙控指令、下行遙測(cè)數(shù)據(jù)等低速率信息，又能夠傳輸下行的偵察圖像數(shù)據(jù)等高速率信息，是無(wú)人機(jī)系統(tǒng)重要組成部分[1-3]。在無(wú)人機(jī)測(cè)控鏈接收機(jī)中，位同步的主要作用是進(jìn)行位定時(shí)恢復(fù)，確定碼元的最佳采樣時(shí)刻。位同步電路的性能直接影響整個(gè)系統(tǒng)的誤碼率，是鏈路設(shè)計(jì)的關(guān)鍵和實(shí)現(xiàn)的難點(diǎn)[4-5]。

目前，在無(wú)人機(jī)測(cè)控鏈中采用的位同步方法主要有插入導(dǎo)頻法和直接法兩種類(lèi)型[6-7]。插入導(dǎo)頻法通過(guò)在基帶信號(hào)中插入用于位定時(shí)的導(dǎo)頻信號(hào)實(shí)現(xiàn)位同步，增加了發(fā)送功率，且接收端還須對(duì)導(dǎo)頻信號(hào)進(jìn)行反向消除，以減少導(dǎo)頻信號(hào)對(duì)基帶判決的影響。

直接法又被稱(chēng)為鑒相法[8]，該方法直接從接收信號(hào)中提取時(shí)鐘信號(hào)或通過(guò)相位比較調(diào)整在本地時(shí)鐘信號(hào)。在此類(lèi)方法中，傳統(tǒng)數(shù)字接收機(jī)位同步必須配合以外部的模擬部分，電路設(shè)計(jì)復(fù)雜，難以實(shí)現(xiàn)接收機(jī)的全數(shù)字化和集成化；而且在鎖相過(guò)程中，需要本地采樣信號(hào)的頻率和相位根據(jù)鑒相誤差進(jìn)行調(diào)整，因而鏈路適應(yīng)性較差。本文針對(duì)上述問(wèn)題，提出了基于數(shù)字鎖相環(huán)的無(wú)人機(jī)測(cè)控鏈通用位同步方法。

1 無(wú)人機(jī)測(cè)控鏈位同步方法

1.1 無(wú)人機(jī)測(cè)控鏈路總體設(shè)計(jì)

無(wú)人機(jī)測(cè)控鏈路基于軟件無(wú)線電思想設(shè)計(jì)，采用跳頻抗干擾通信技術(shù)體制，其發(fā)射與接收電路整體結(jié)構(gòu)如圖1所示。

圖1 無(wú)人機(jī)測(cè)控鏈路發(fā)射與接收電路整體結(jié)構(gòu)Fig.1 The whole structure of transmitting and receiving circuit of UAV TT & C link

發(fā)射機(jī)主要由數(shù)字處理單元、數(shù)模轉(zhuǎn)換器(DAC)、射頻單元構(gòu)成，其中發(fā)射機(jī)數(shù)字處理單元主要完成CRC編碼、信道編碼、交織、QPSK調(diào)制、組幀、上變頻以及跳頻頻表控制等。

接收機(jī)主要由數(shù)字處理單元、模數(shù)轉(zhuǎn)換器(ADC)、射頻單元構(gòu)成，其中接收機(jī)數(shù)字處理單元主要完成下變頻、頻偏糾正、位同步、QPSK解調(diào)、綜合處理、信道解碼、CRC校驗(yàn)以及跳頻同步控制、跳頻頻表控制等。

在接收機(jī)的數(shù)字信號(hào)處理中，為了恢復(fù)出發(fā)送信息，需要對(duì)解調(diào)器的輸出進(jìn)行周期性的抽樣，每個(gè)符號(hào)抽樣一次。由于接收機(jī)本地的時(shí)鐘不能自發(fā)地與接收到信息的符號(hào)同步，因此必須進(jìn)行符號(hào)同步的處理，才能為解調(diào)器提供同步的符號(hào)定時(shí)，獲取接收碼元的最佳判決時(shí)刻，這也正是位同步單元需要完成的主要功能。

無(wú)人機(jī)測(cè)控鏈路設(shè)計(jì)主要指標(biāo)如下：

通信頻率：800～840 MHz；

信道間隔：1 MHz；

中頻頻率：5 MHz；

碼元速率：625 Kbps；

調(diào)制方式：BPSK。

1.2 基于鎖相環(huán)的位同步方法

將傳統(tǒng)鎖相環(huán)與內(nèi)插調(diào)整鑒相方法結(jié)合，設(shè)計(jì)用于無(wú)人機(jī)測(cè)控鏈的位同步方法，所設(shè)計(jì)的位同步鎖相環(huán)電路結(jié)構(gòu)如圖2所示，主要由模數(shù)轉(zhuǎn)換器(ADC)、內(nèi)插濾波器、定時(shí)誤差檢測(cè)單元、環(huán)路濾波器和數(shù)字控制振蕩器(numerically controlled oscillator, NCO)等單元構(gòu)成。

圖2 位同步鎖相環(huán)電路結(jié)構(gòu)框圖Fig.2 Structure diagram of phase-locked loop

從圖2可以看出，所設(shè)計(jì)的位同步鎖相環(huán)是一個(gè)反饋式的環(huán)路，與傳統(tǒng)的采用鎖相環(huán)鑒相的數(shù)字接收機(jī)相比，不同之處在于該電路的采樣時(shí)鐘是一個(gè)自由采樣時(shí)鐘，與發(fā)送端時(shí)鐘無(wú)關(guān)，因此接收端可在固定采樣率下對(duì)基帶信號(hào)進(jìn)行采樣。由此可見(jiàn)，此類(lèi)接收機(jī)為開(kāi)環(huán)結(jié)構(gòu)。而在這種情況下，定時(shí)信息均在接收到的數(shù)字基帶信號(hào)中獲得，即通過(guò)接收信號(hào)調(diào)整本地采樣時(shí)鐘，在正確的采樣時(shí)刻下輸出采樣獲得符號(hào)信息。因此，判決輸出的時(shí)鐘與接收信號(hào)之間是否一致至關(guān)重要。判決輸出的時(shí)鐘超前或滯后都會(huì)導(dǎo)致誤碼率的增加。

環(huán)路數(shù)據(jù)處理的基本流程如下：

1) 接收信號(hào)X(t)經(jīng)接收機(jī)時(shí)鐘Ts采樣后得到X(mTs)，輸入內(nèi)插濾波器，經(jīng)內(nèi)插濾波后，每個(gè)碼元會(huì)得到一個(gè)最佳判決點(diǎn)或者調(diào)整過(guò)程中的中間點(diǎn)；

2) 定時(shí)誤差檢測(cè)模塊利用檢測(cè)算法提取定時(shí)誤差，將其送入環(huán)路濾波器；

3) 環(huán)路濾波器對(duì)誤差信號(hào)進(jìn)行低通濾波處理，濾除高頻噪聲，將結(jié)果送入NCO控制器；

4) NCO控制器根據(jù)環(huán)路濾波后的誤差信號(hào)，計(jì)算得到插值濾波器的再采樣時(shí)鐘信號(hào)enable和小數(shù)間隔uk，反饋至內(nèi)插濾波器；

5) 插值濾波器根據(jù)新的enable和uk值，進(jìn)行計(jì)算，得到新的內(nèi)插點(diǎn)，送往定時(shí)誤差檢測(cè)單元。如此往復(fù)循環(huán)，環(huán)路就這樣循環(huán)地進(jìn)行自身反饋調(diào)節(jié)，從而得到正確的采樣點(diǎn)，使環(huán)路達(dá)到穩(wěn)定。

1.2 位同步電路功能單元設(shè)計(jì)

1.2.1內(nèi)插濾波器

內(nèi)插濾波器所做的并不是傳統(tǒng)的內(nèi)插操作，實(shí)際上是完成一個(gè)數(shù)據(jù)速率的轉(zhuǎn)換。假定接收機(jī)在模數(shù)轉(zhuǎn)換過(guò)程中的采樣周期為T(mén)s，信號(hào)的符號(hào)周期為T(mén)，插值的本質(zhì)是從接收信號(hào)的一個(gè)符號(hào)的多個(gè)采樣點(diǎn)中計(jì)算得出符號(hào)的最佳采樣值。

設(shè)內(nèi)插器輸入信號(hào)為X(mTs)，內(nèi)插濾波器的脈沖響應(yīng)是hI(t)，輸出信號(hào)的采樣周期是Ti，Ti和碼元時(shí)鐘是同步的，那么內(nèi)插濾波器的輸出為：

(1)

內(nèi)插濾波器的核心任務(wù)是通過(guò)內(nèi)插運(yùn)算和再采樣時(shí)間Ti的調(diào)整，使得接收機(jī)的判決時(shí)刻點(diǎn)與理論的最佳判決點(diǎn)盡量接近。

設(shè)mk為輸入采樣的基本指針，k為輸出采樣的基本指針，則可得：

mk=int(kTi/Ts)

(2)

設(shè)小數(shù)間隔uk為最佳內(nèi)插時(shí)刻和基點(diǎn)之間的分?jǐn)?shù)間隔，0

kTi=(mk+uk)Ts

(3)

代入式(1)得：

(4)

這一關(guān)系式揭示了數(shù)字內(nèi)插濾波器的運(yùn)算過(guò)程。在位同步環(huán)路中，內(nèi)插濾波器接受NCO控制單元的兩路輸出信號(hào)，一路為enable信號(hào)，對(duì)插值進(jìn)行使能選擇，其周期為T(mén)i，即內(nèi)插濾波器進(jìn)行重采樣的周期，Ti與符號(hào)周期同步；另一路信號(hào)為小數(shù)間隔uk，用于控制內(nèi)插濾波器對(duì)輸入信號(hào)進(jìn)行內(nèi)插運(yùn)算。

從上述的分析可知，本文所采用的內(nèi)插濾波器是一個(gè)時(shí)變的濾波器，可以根據(jù)小數(shù)間隔的不同實(shí)時(shí)更新系數(shù)，不斷調(diào)整插值點(diǎn)，直到得到正確的插值，使環(huán)路達(dá)到穩(wěn)定狀態(tài)。

1.2.2定時(shí)誤差檢測(cè)單元設(shè)計(jì)

定時(shí)誤差檢測(cè)單元的作用是通過(guò)定時(shí)誤差算法量化插值的相位誤差。無(wú)人機(jī)測(cè)控鏈路調(diào)制方式為BPSK，針對(duì)此類(lèi)調(diào)制方式，選擇Gardner算法完成定時(shí)誤差估計(jì)。此算法具有兩個(gè)顯著優(yōu)勢(shì)：一是減小了環(huán)路的計(jì)算量，每個(gè)符號(hào)僅需要采樣2個(gè)點(diǎn)，計(jì)算量??；二是位同步與載波恢復(fù)、調(diào)制方式、載波頻率和相位無(wú)關(guān)，可以先拋開(kāi)載波同步研究定時(shí)同步，降低了接收機(jī)的復(fù)雜度。

以BPSK接收機(jī)為例，定時(shí)誤差檢測(cè)的表達(dá)式為：

en=X(n-1/2)[X(n)-X(n-1)]

(5)

式(5)中，X(n-1/2)表示連續(xù)兩個(gè)符號(hào)取樣時(shí)刻中點(diǎn)的取樣值，該值能表示定時(shí)誤差的大小，不能表示定時(shí)誤差的超前或滯后特性。

為了表示定時(shí)誤差的超前或滯后特性，利用對(duì)中間采樣帶點(diǎn)與兩個(gè)判決點(diǎn)的差值相與的方式進(jìn)行計(jì)算。如果兩個(gè)判決點(diǎn)有符號(hào)轉(zhuǎn)換，則該差值的符號(hào)就表示了誤差的方向，也就確定了定時(shí)誤差大小和調(diào)整方式。

通常，無(wú)人機(jī)測(cè)控鏈路中，常用的調(diào)制方式為MPSK、MQAM等。上述誤差定時(shí)檢測(cè)器對(duì)于不同的調(diào)制方式(如MPSK、MQAM)，均可以完成定時(shí)誤差提取，且不受傳輸速率限制，具有較好的通用性。對(duì)于不同調(diào)制方式，誤差定時(shí)檢測(cè)器的檢測(cè)靈敏度不同，需要根據(jù)具體的調(diào)制方式進(jìn)行仿真計(jì)算。

1.2.3環(huán)路濾波器設(shè)計(jì)

環(huán)路濾波器的作用是濾除誤差信號(hào)中的高頻噪聲，減小定時(shí)誤差抖動(dòng)，可確保環(huán)路因瞬時(shí)噪聲而失鎖后快速重捕獲，同時(shí)控制環(huán)路相位校正的速度與精度。輸入的誤差估計(jì)信號(hào)經(jīng)過(guò)環(huán)路濾波器后，轉(zhuǎn)換為相位誤差，送往NCO控制器。

綜合考慮電路運(yùn)算量與環(huán)路控制精度，本文采用二階有源比例積分濾波器作為環(huán)路濾波器，其時(shí)域的遞歸方程為：

y(n)=y(n-1)+c1[x(n)-x(n-1)]+c2x(n)

(6)

其離散域形式為：

H(z)=C1+C2/(1-z-1)

(7)

式(7)中，

環(huán)路增益K=K0·Kd，其中，K0為NCO的增益，Kd為鑒相器的增益。鑒相器增益值可通過(guò)開(kāi)環(huán)測(cè)試得到，一般為選取經(jīng)過(guò)固定時(shí)延偏差的定時(shí)誤差曲線的過(guò)0點(diǎn)斜率值[6]。

環(huán)路帶寬ωn影響系統(tǒng)環(huán)路的收斂速度，當(dāng)ωn較大時(shí)，環(huán)路鎖定所需時(shí)間短，但鎖定后的抖動(dòng)會(huì)比較大；而當(dāng)ωn較小時(shí)，環(huán)路鎖定所需時(shí)間長(zhǎng)，但鎖定后的抖動(dòng)較小。在實(shí)際應(yīng)用中，需要綜合考慮環(huán)路的收斂速度和穩(wěn)定誤差，根據(jù)鏈路的需要調(diào)整ωn值，從而達(dá)到系統(tǒng)的要求。

1.2.4NCO控制器設(shè)計(jì)

NCO控制器的作用是產(chǎn)生兩個(gè)插值的控制信息，即再采樣時(shí)鐘Ti和小數(shù)間隔uk。NCO控制器主要由NCO遞減計(jì)算模塊和小數(shù)間隔計(jì)算模塊兩部分組成。整個(gè)控制模塊工作的工作時(shí)鐘為輸入采樣時(shí)鐘Ts，當(dāng)?shù)趍個(gè)采樣時(shí)刻到來(lái)時(shí)，NCO的狀態(tài)寄存器中的狀態(tài)為η(m)，遞減臺(tái)階為w(m)。根據(jù)NCO的遞減工作特性可推得:

η(m+1)=(η(m)-w(m))mod(1)

(8)

為便于計(jì)算，假設(shè)NCO工作周期經(jīng)過(guò)歸一化處理，則w(m)為一個(gè)正小數(shù)，NCO會(huì)產(chǎn)生向下的溢出。此時(shí)，NCO的遞減計(jì)數(shù)工作周期可由w(m)決定。而這一工作周期也正是再采樣的時(shí)間間隔Ti。這是因?yàn)樵诿總€(gè)Ts時(shí)間內(nèi)，NCO都會(huì)遞減w(m)，所以NCO會(huì)在每個(gè)1/w(m)個(gè)Ts周期后發(fā)生溢出，則有Ti≈Ts/w(m)。

在實(shí)際運(yùn)行中，w(m)是一個(gè)初始值與環(huán)路濾波器輸出的誤差值之和，是一個(gè)變化的值，即

w(m)=Ts/Ti+err_loop

(9)

w(m)的實(shí)時(shí)調(diào)整使得Ti可以動(dòng)態(tài)地與接收信號(hào)中的符號(hào)周期同步，確定符號(hào)的最佳判決時(shí)刻。

采用相似三角形的計(jì)算方法可以得到：

ukTs/η(mk)=(1-uk)Ts/[1-η(mk+1)]

(10)

進(jìn)而可以推出小數(shù)間隔：

uk=η(mk)/[1-η(mk+1)+η(mk)] =
η(mk)/w(mk)

(11)

由于w(m) ≈Ts/Ti，故小數(shù)間隔可近似被表示為：

uk≈εη(mk)

(12)

式(2)中，ε近似為一個(gè)常數(shù)。

2 位同步方法在FPGA上的實(shí)現(xiàn)

2.1 位同步鎖相環(huán)電路整體設(shè)計(jì)

FPGA芯片由于能提供通用計(jì)算結(jié)構(gòu)，具有信號(hào)實(shí)時(shí)處理能力強(qiáng)，支持并行處理，廣泛用于無(wú)人機(jī)測(cè)控鏈路的基帶和中頻信號(hào)數(shù)字處理。本節(jié)在FPGA芯片上，按照所提出的位同步方法，設(shè)計(jì)相應(yīng)的數(shù)字電路，實(shí)現(xiàn)測(cè)控鏈路的位同步。

基于數(shù)字鎖相環(huán)的位同步電路整體設(shè)計(jì)與上文所述一致，具體如圖3所示。電路參數(shù)依據(jù)無(wú)人機(jī)測(cè)控鏈路總體參數(shù)確定，測(cè)控電路采用軟件無(wú)線電低中頻架構(gòu)，中頻頻率為5 MHz，碼元速率為625 Kbps，因此，從中頻信號(hào)到基帶信號(hào)變換中需要進(jìn)行8倍下采樣。

2.2 位同步鎖相環(huán)電路模塊設(shè)計(jì)

2.2.1內(nèi)插濾波器

在實(shí)際運(yùn)算中，內(nèi)插濾波器就相當(dāng)于一個(gè)插值函數(shù)，不需要擬合出整條曲線，只需根據(jù)小數(shù)間隔估計(jì)出再采樣時(shí)刻點(diǎn)的樣值。

本文選用了立方插值濾波器進(jìn)行插值運(yùn)算，在數(shù)據(jù)處理過(guò)程中，可以看作是基于拉格朗日插值多項(xiàng)式設(shè)計(jì)的N點(diǎn)內(nèi)插運(yùn)算：

(13)

式(13)中，Ci為濾波器系數(shù)，對(duì)該系數(shù)的計(jì)算本質(zhì)上就是求插值的基函數(shù)。

下面計(jì)算本文所采用的立方內(nèi)插方法計(jì)算濾波器系數(shù)，設(shè)置內(nèi)插節(jié)點(diǎn)數(shù)N=4，內(nèi)插所要求的估計(jì)值位于4個(gè)內(nèi)插節(jié)點(diǎn)的中間，則將采樣間隔Ts歸一化后可以得到內(nèi)插濾波器的四個(gè)系數(shù)，具體計(jì)算方法如下：

內(nèi)插濾波器的邏輯電路模型如圖4所示。

圖3 FPGA設(shè)計(jì)整體框圖Fig.3 FPGA design block diagram

圖4 內(nèi)插濾波器的邏輯電路模型Fig.4 Logic circuit model of interpolation filter

圖4中，C_Calculate模塊完成根據(jù)小數(shù)間隔將內(nèi)插濾波器的四個(gè)系數(shù)C0，C1，C2，C3計(jì)算出來(lái)，內(nèi)插濾波器的輸入數(shù)據(jù)經(jīng)過(guò)周期延時(shí)，到達(dá)對(duì)應(yīng)的抽頭位置，與對(duì)應(yīng)的濾波器抽頭系數(shù)相乘，再將乘積結(jié)果再相加，就可以得到內(nèi)插的結(jié)果。

2.2.2定時(shí)誤差檢測(cè)

定時(shí)誤差的計(jì)算采用了Gardner算法，在實(shí)際應(yīng)用中又可簡(jiǎn)化為:

en=sign[X(n-1/2)][X(n)-X(n-1)]

(14)

定時(shí)誤差檢測(cè)單元的邏輯電路模型如圖5所示。

圖5 定時(shí)誤差模塊的邏輯電路模型Fig.5 Logic circuit model of timing error module

2.2.3環(huán)路濾波器

環(huán)路濾波器模型如圖6所示，采用二階有源比例積分濾波器，包含比例路徑和積分路徑兩個(gè)處理路徑，通過(guò)控制比例增益C1和積分增益C2調(diào)整環(huán)路的帶寬和收斂速度。依據(jù)式(7)可知，計(jì)算比例增益C1和積分增益C2，需要確定環(huán)路的無(wú)阻尼振蕩頻率ωn、等效輸出帶寬BL、環(huán)路鑒相增益Kd等參數(shù)。

圖6 環(huán)路濾波器的邏輯電路模型Fig.6 Logic circuit model of loop filter

在實(shí)際應(yīng)用中，等效輸出帶寬BL可以根據(jù)信道情況酌情確定。如果信噪比較高，則可以將其設(shè)置為較小值；否則可以適當(dāng)放寬該值，以便于捕獲。根據(jù)1.2.3節(jié)環(huán)路濾波器設(shè)計(jì)，等效輸出帶寬BL設(shè)為50 Hz。

根據(jù)鎖相環(huán)理論[6]，阻尼系數(shù)ξ取0.707。對(duì)于理想二階環(huán)，無(wú)阻尼振蕩頻率為：

(15)

對(duì)于環(huán)路鑒相增益Kd的取值，利用開(kāi)環(huán)模式環(huán)路仿真值來(lái)直接測(cè)試鑒相增益，即在環(huán)路濾波器不工作，不進(jìn)行信號(hào)誤差反饋以及參數(shù)更新的條件下，得到定時(shí)誤差曲線，求其過(guò)零點(diǎn)的斜率，從而進(jìn)一步求得比例增益C1和積分增益C2。

2.2.4NCO控制器

NCO控制單元的電路模型如圖7所示。整個(gè)反饋環(huán)路通過(guò)環(huán)路誤差來(lái)調(diào)整累減的周期，從而保證再采樣時(shí)刻點(diǎn)Ti與符號(hào)的最佳判決點(diǎn)同步。

NCO控制器的核心部分就是一個(gè)循環(huán)累減計(jì)數(shù)器。在輸入采樣時(shí)鐘Ts的控制下，NCO控制器進(jìn)行循環(huán)累減計(jì)數(shù)。每次當(dāng)循環(huán)累減計(jì)數(shù)溢出時(shí)，產(chǎn)生一個(gè)enable信號(hào)，即再采樣時(shí)鐘信號(hào)Ti，同時(shí)將溢出時(shí)刻的前一個(gè)Ts時(shí)刻的寄存器的狀態(tài)η(m)送出。根據(jù)式(12)來(lái)計(jì)算小數(shù)間隔uk，而ε≈1/ω=Ti/Ts，是一個(gè)常數(shù)，取值為4。

圖7 NCO控制單元的邏輯電路模型Fig.7 Logic circuit model of NCO control unit

3 仿真與分析

軟件無(wú)線電平臺(tái)采用的FPGA芯片為Xilinx公司Kintex7系列芯片中的XC7K160T，以該芯片為開(kāi)發(fā)對(duì)象，在ISE 14.4為開(kāi)發(fā)環(huán)境，采用Verilog硬件描述語(yǔ)言進(jìn)行開(kāi)發(fā)，仿真工具采用ModelSim SE 10.1C軟件。

3.1 仿真結(jié)果

按照上文所述的電路結(jié)構(gòu)進(jìn)行位同步鎖相環(huán)數(shù)字電路的定點(diǎn)仿真，系統(tǒng)時(shí)鐘設(shè)定為10 MHz，中頻頻率為5 MHz，碼元速率為625 Kbps。電路接收到的中頻數(shù)據(jù)采用采樣率為5 Msps的BPSK信號(hào)，信號(hào)的符號(hào)速率為625 Kbps，數(shù)據(jù)采用貝努利序列隨機(jī)二元數(shù)據(jù)。基于FPGA的位同步鎖相環(huán)定點(diǎn)仿真結(jié)果如圖8、圖9所示。

圖8 基于FPGA的位同步鎖相環(huán)定點(diǎn)仿真結(jié)果一Fig.8.Fixed point simulation results A of bit synchronous PLL based on FPGA

從圖8可以看出，在位同步初始階段，小數(shù)間隔存在小幅震蕩，最終趨于平穩(wěn)，同時(shí)鑒相器輸出的趨勢(shì)也逐漸趨于穩(wěn)定小幅震蕩。

從圖9可以看出，在同步之后，小數(shù)間隔取值基本固定。同時(shí)，對(duì)比鎖相環(huán)電路的輸入數(shù)據(jù)與輸出數(shù)據(jù)發(fā)現(xiàn)，電路可以準(zhǔn)確跟蹤輸入信號(hào)采樣時(shí)刻，再采樣后的信號(hào)可以符號(hào)判決。

對(duì)上述仿真結(jié)果分析可知，初始時(shí)間段，環(huán)路初步不穩(wěn)定狀態(tài)，鑒相器誤差較大，對(duì)應(yīng)的環(huán)路濾波器輸出也發(fā)生變化，使得NCO輸出的再采樣時(shí)鐘信號(hào)enable和小數(shù)間隔uk發(fā)生變化。通過(guò)再采樣時(shí)鐘信號(hào)enable和小數(shù)間隔uk的調(diào)整，使得輸出采樣結(jié)果的相位跟隨輸入信號(hào)相位的變化，從而使得環(huán)路建立新的穩(wěn)態(tài)。

當(dāng)環(huán)路處于穩(wěn)定狀態(tài)時(shí)，鑒相輸出誤差處于小幅震蕩，接近于0，NCO輸出的小數(shù)間隔為基本為一恒定值，約為0.14。這一結(jié)果說(shuō)明，二階鎖相環(huán)路對(duì)輸入信號(hào)相位跳變的響應(yīng)的穩(wěn)態(tài)相差為零。

3.2 同步性能分析

通常，描述位同步電路的同步性能的核心指標(biāo)有同步概率和同步建立時(shí)間。本文結(jié)合這兩個(gè)指標(biāo)，對(duì)所提出的位同步鎖相環(huán)電路的性能進(jìn)行仿真分析。

位同步的同步概率為是指同步的成功率。同步建立時(shí)間是指系統(tǒng)開(kāi)機(jī)或失去同步后重新建立位同步所需花費(fèi)的最大時(shí)間。從理論分析來(lái)看，基于內(nèi)插的位同步算法根據(jù)采樣點(diǎn)來(lái)計(jì)算位定時(shí)誤差。在本文的算法中，每經(jīng)過(guò)1個(gè)碼元就會(huì)計(jì)算出1次定時(shí)誤差。這一特性說(shuō)明，平均每1個(gè)碼元周期位同步模塊進(jìn)行1次誤差的調(diào)整。所以，這種算法的位同步建立時(shí)間是過(guò)零點(diǎn)檢測(cè)類(lèi)位同步算法的一半。

利用仿真分析了信噪比為35 dB，20 dB，10 dB，5 dB四種情況下，位同步鎖相環(huán)電路的同步性能。每種信噪比下仿真100次，統(tǒng)計(jì)平均同步建立時(shí)間和同步概率，結(jié)果如表1所示。通過(guò)對(duì)仿真結(jié)果分析可知，信噪比越低則同步建立時(shí)間越長(zhǎng)，同步概率越低。

表1 不同信噪比條件下的同步時(shí)間與同步概率

此外，在實(shí)際數(shù)字電路設(shè)計(jì)中，對(duì)FPGA資源的占用情況也是一個(gè)值得關(guān)注的重要參數(shù)。表2總結(jié)了本文設(shè)計(jì)的位同步數(shù)字鎖相環(huán)電路的資源占用情況。

表2 位同步電路占用FPGA資源情況

以上結(jié)果是采用ISE 14.4針對(duì)XC7K160T器件綜合后得到的。從中可以看出，整個(gè)位同步數(shù)字鎖相環(huán)電路所占用的資源與芯片整體擁有的資源相比，占用比例低，占用資源較少。這說(shuō)明所設(shè)計(jì)的位同步數(shù)字鎖相環(huán)電路運(yùn)算量小，所選用的芯片完全可以支持定時(shí)同步環(huán)路的硬件工作。

4 結(jié)論

本文提出了基于數(shù)字鎖相環(huán)的無(wú)人機(jī)測(cè)控鏈通用位同步方法。該方法采用內(nèi)插調(diào)整進(jìn)行本地采樣信號(hào)的頻率和相位調(diào)整，在不改變本地時(shí)鐘的條件下來(lái)實(shí)現(xiàn)位定時(shí)時(shí)刻的調(diào)整，可在數(shù)字域完成全部位同步電路，具有一定的通用性?；贔PGA芯片完成了全數(shù)字位同步電路的實(shí)現(xiàn)，通過(guò)電路仿真實(shí)驗(yàn)驗(yàn)證了電路的有效性，并分析其同步性能。研究結(jié)果表明，所設(shè)計(jì)的位同步方法所需采樣點(diǎn)少，易于高速實(shí)現(xiàn)，適合在軟件無(wú)線電平臺(tái)上實(shí)現(xiàn)，且具有檢測(cè)性能不受載波相位恢復(fù)影響的優(yōu)點(diǎn)，具有一定的通用性，可應(yīng)用于其他無(wú)人機(jī)測(cè)控鏈位同步電路中。