一種新型環(huán)形振蕩器結構

姚若河 王曉婷

(華南理工大學 電子與信息學院，廣東 廣州 510640)

壓控振蕩器(VCOs)作為時鐘產(chǎn)生電路，是有線和無線通信系統(tǒng)的核心組成部分，被廣泛應用于鎖相環(huán)(PLL)、高速時鐘和數(shù)據(jù)恢復電路(CDR)、分頻器、模數(shù)轉換器(ADC)等多個領域[1-2]。目前主流壓控振蕩器有LC振蕩器和環(huán)形振蕩器兩大類[3]。其中LC VCOs具有較高的品質因數(shù)，顯示出良好的相位噪聲性能[4]。但是，有限的調諧范圍和較大的芯片面積已經(jīng)成為LC VCOs的關鍵性缺陷[5-6]。相比之下，環(huán)形振蕩器具有調諧范圍大，占用面積小，可提供多相位輸出，電路簡單便于集成等優(yōu)點[7]。因此，在CMOS工藝和片上系統(tǒng)(SOC)的快速發(fā)展下，環(huán)形振蕩器成為一種很有吸引力的選擇。然而，環(huán)形振蕩器的相位噪聲性能較差，需要更加深入的研究[8]。

環(huán)形振蕩器是由多個延遲單元串聯(lián)形成的閉合環(huán)路構成，根據(jù)延遲單元的不同，主要分為兩類：單端反相器延遲單元環(huán)形振蕩器(SERO)和差分延遲單元環(huán)形振蕩器(DRO)[9]。相比于單端反相器結構，差分結構對共模噪聲和電源噪聲具有更好的抑制能力，并可產(chǎn)生正交輸出，因此差分結構更適合用于設計高性能環(huán)形振蕩器[10]。

目前對環(huán)形振蕩器相位噪聲的研究結果表明，可以通過以下方式來減小DRO的相位噪聲：最大化輸出擺幅，加快電壓轉換速率，以及減少延遲單元級數(shù)[11-14]。文獻[15]中利用偽差分DRO來增大輸出擺幅，并采用交叉耦合鎖存器和雙延遲環(huán)路結構，加快電壓轉換速率，從而減小相位噪聲。文獻[16]中通過采用RC網(wǎng)絡來消除文獻[15]中的交叉耦合鎖存器結構，從而能夠在快速啟動電路的同時減小相位噪聲，但頻率調諧范圍較小。為了進一步提高振蕩頻率，文獻[17]和文獻[18]在環(huán)形振蕩器中引入了自偏置有源電感，來替代延遲單元中的上拉PMOS管，但同時會使環(huán)形振蕩器的輸出擺幅受到限制。文獻[19]中通過互補電流控制技術減小了環(huán)形振蕩器的相位噪聲，并提高了振蕩頻率和調諧范圍，但會消耗更高的功耗。文獻[20]中采用改進的NMOS對稱負載和PMOS尾電流源，來增加調諧范圍并減小相位噪聲，但會占用較大的芯片面積。文獻[21]中采用密勒電容消除結構來減小環(huán)形振蕩器的功耗和相位噪聲，但會增加輸出結點電容，降低振蕩頻率。

文中提出一種具有噪聲消除性能的差分結構延遲單元。該延遲單元能夠形成具有正交輸出的兩級環(huán)形振蕩器，降低環(huán)形振蕩器的時鐘抖動并減小相位噪聲。

1 噪聲消除電路

圖1為傳統(tǒng)差分延遲單元[22]，差分輸入管和對稱負載的噪聲電流會直接影響輸出結點寄生電容的充放電電流，從而在輸出端產(chǎn)生噪聲電壓。

圖1 傳統(tǒng)差分延遲單元

為了減小輸出端噪聲電壓，本文中提出在差分延遲單元中引入噪聲消除結構。如圖2所示，基本思想是增添一條輔助路徑和反饋環(huán)路，讓信號電壓在輸出端形成反相的差分信號，而由主要噪聲源產(chǎn)生的噪聲電壓在輸出端形成同相的共模信號。輸入信號分別通過主路徑和輔助路徑在輸出端形成差分信號。主要噪聲源一部分通過主路徑直接到差分輸出的一端，一部分通過反饋環(huán)路回到輸入端，并經(jīng)過輔助路徑到達差分輸出的另一端。當滿足噪聲消除條件時，兩端的噪聲電壓相位和幅值均相同，因此能抵消噪聲電壓。

根據(jù)圖2的噪聲消除方案，提出一種新的差分延遲單元(如圖3所示)。圖3中M11=M12=M1，M21=M22=M2，M31=M32=M3，M41=M42=M4，M51=M52=M5，Rs1=Rs2=Rs，(W/L)3：(W/L)4=1：N，其中M1為共源輸入級，M2為噪聲消除級，M3和M4為電流鏡負載，M5為有源并聯(lián)反饋，Rs表示環(huán)形振蕩器中上一級的輸出電阻。

圖2 噪聲消除結構框圖

圖3電路是以虛線為對稱軸左右對稱的，因此僅對左半邊電路進行分析。在左半邊電路中，輸入信號Vin+共有兩條路徑：一條為M1和電流鏡M3，4構成的主路徑；一條為M2構成的輔助路徑。在主路徑中，共源輸入級M1將輸入的電壓信號轉換為電流信號，電流鏡M3，4將該電流信號放大N倍，并提供給輸出端C。在輔助路徑中，輸入信號Vin+經(jīng)過共源級M2在D點產(chǎn)生與C點反相的輸出電壓。

圖3 具有噪聲消除結構的差分延遲單元原理圖

Fig.3 Schematic diagram of differential delay cell with noise cancellation structure

為了分析MOS管噪聲對輸出電壓的影響，將輸入電壓置零，僅考慮由M1產(chǎn)生的噪聲，將其等效為一個與M1并聯(lián)的電流源In1，如圖3所示。在主路徑中，In1由電流鏡直接放大，在輸出端C點產(chǎn)生噪聲電流；在輔助路徑中，電流源In1產(chǎn)生的噪聲電壓V2，首先經(jīng)過有源反饋M5構成的源跟隨器，在輸入端A點產(chǎn)生電壓V1，接著由輔助路徑中的M2轉化為輸出端D點的噪聲電流。由于C、D兩端的噪聲電流相位相同，因此在經(jīng)過輸出電阻后產(chǎn)生的噪聲電壓能夠在差分輸出端相互抵消，但是需要滿足一定的參數(shù)條件。

對圖3中A、E兩個結點應用基爾霍夫電流定律，并結合歐姆定律可得

gm1V1+In1=In1，3

(1)

(2)

(3)

In1，4=-V2gm4

(4)

In1，2=-V1gm2

(5)

式中：gm表示MOS管的跨導；In1，2、In1，3、In1，4為M1的噪聲電流In1分別在M2、M3、 M4上所產(chǎn)生的電流；1/gm3是二極管連接的MOS管M3的等效阻抗。

由式(1)-(5)可得，MOS管M1的噪聲電流In1在差分輸出端產(chǎn)生的噪聲電壓分別為

(6)

(7)

式中：ro2、ro4分別為MOS管M2、 M4的等效溝道電阻。為了達到噪聲消除的目的，令Vn，out+=Vn，out-，可得

(8)

式(8)即為噪聲消除應該滿足的條件，又因為Rs為上一級延遲單元的輸出電阻，所以可以認為1/Rs?gm5，則上式可簡化為

gm2=gm4

(9)

因此只要讓MOS管M2和M4的跨導相同即可實現(xiàn)消除M1噪聲的目的。

同理，M3的噪聲電流也滿足式(8)的噪聲消除條件。所以該差分延遲單元中主要噪聲源M1和M3的噪聲可以被消除。

2 基于噪聲消除的環(huán)形振蕩器

基于圖3所提的具有噪聲消除結構的差分延遲單元，設計了一個帶有正交輸出的兩級環(huán)形振蕩器。如圖4所示，該環(huán)形振蕩器由兩個完全相同的具有噪聲消除結構的差分延遲單元首尾連接構成。第二級輸出端與第一級輸入端的直流相位差為180°，根據(jù)巴克豪森準則，為了能夠穩(wěn)定振蕩，每一級延遲單元仍需提供90°的交流相移。由極點與相移的關系可知，要提供90°的相移，單個延遲單元的傳輸函數(shù)最少需要存在兩個極點。

2.1 小信號分析

為方便分析電路的小信號模型，可將環(huán)形振蕩器看作一個線性反饋系統(tǒng)[4]。圖5為所提延遲單元的半邊小信號電路圖，其中CE代表E點到地的總寄生電容，CL為輸出結點到地的總寄生電容。

圖4 兩級環(huán)形振蕩器

圖5 延遲單元的半邊小信號電路圖

對圖5中A、E、C三個結點應用基爾霍夫電流定律，可得

(10)

(11)

(12)

(13)

(14)

(15)

由式(14)和(15)可知，wp1是與結點C相關聯(lián)的輸出極點，wp2是與結點E相關聯(lián)的鏡像極點。如圖6所示，鏡像極點wp2能夠提供額外的相移，使得單個延遲單元能夠提供90°的相移和大于或等于1的增益。因此，僅需兩級延遲單元就能滿足振蕩的條件，大大減小了噪聲源的數(shù)目，并能夠提供具有正交特性的輸出波形。

圖6 環(huán)形振蕩器的波特圖

2.2 振蕩器的輸出頻率

由式(13)可得基于噪聲消除的兩級環(huán)形振蕩器的環(huán)路增益為

(16)

利用幅值條件，使環(huán)路增益在振蕩頻率處為1，可得環(huán)形振蕩器的振蕩頻率為

(17)

式中，G=gm1gm4+gm2gm3，忽略分子中的第1項，環(huán)形振蕩器的頻率可化簡為

(18)

當滿足噪聲消除條件時，gm2=gm4，且在電流鏡中gm4=Ngm3，因此可得

(19)

由上式可知環(huán)形振蕩器的頻率與MOS管M1和M3的跨導有關，增加跨導可以提高振蕩器的頻率。

2.3 振蕩器的相位噪聲

在環(huán)形振蕩器中，時鐘抖動的方差為[11]

(20)

式中，M為環(huán)形振蕩器的級數(shù)，vn為輸出端的噪聲電壓，dV/dt為輸出電壓的轉換速率。

在圖3中MOS管噪聲源數(shù)目增多，但是當滿足式(8)的噪聲消除條件時，由M1和M3產(chǎn)生的輸出噪聲電壓在差分輸出端能夠相互抵消。且由極點分析可知，僅需兩級延遲單元(M=2)即可滿足振蕩條件，這減小了延遲單元的級數(shù)。同時，電流鏡負載能夠增大主路徑跨導，從而增大電壓的轉換速率。因此，由式(20)可知，噪聲消除結構能夠減小環(huán)形振蕩器的時鐘抖動。

環(huán)形振蕩器的相位噪聲與時鐘抖動密切相關，在偏移中心頻率Δf處的相位噪聲為[11]

(21)

由上式可知，振蕩器的相位噪聲會隨著時鐘抖動的減小而減小。因此，采用具有噪聲消除結構的差分延遲單元構成的兩級環(huán)形振蕩器，能夠有效減小環(huán)形振蕩器的相位噪聲。同時，該延遲單元去除了傳統(tǒng)差分電路中的尾電流源，減小了尾電流源中閃爍噪聲對相位噪聲的影響[11]。

3 性能分析

當滿足噪聲消除條件gm2=gm4時，圖3中M1和M3在差分輸出端產(chǎn)生的噪聲電壓可以相互抵消，因此僅需考慮M2和M4的噪聲電流對輸出電壓的影響。又因為M2和M4的柵端電壓相位相同，所以可將M2和M4看作一個簡單的反相器。由式(20)和(21)可得，基于噪聲消除的環(huán)形振蕩器的相位噪聲為

L1(Δf)=

(22)

式中，γN和γP分別為NMOS和PMOS與噪聲有關的系數(shù)。

由圖1構成的傳統(tǒng)環(huán)形振蕩器的相位噪聲為[11]

(23)

式中，Veffd和Vefft分別為差分輸入管和尾偏置MOS管的過驅動電壓，Vop是輸出電壓的幅度。

根據(jù)式(22)和(23)，圖7分別給出了基于噪聲消除的環(huán)形振蕩器與傳統(tǒng)環(huán)形振蕩器，當振蕩頻率相等時，在偏移中心頻率1 MHz處的相位噪聲與電流的關系。由圖7可知：電流越大，環(huán)形振蕩器的相位噪聲越?。浑娏飨嗤瑫r，基于噪聲消除的環(huán)形振蕩器的相位噪聲小于傳統(tǒng)環(huán)形振蕩器的相位噪聲。圖3中的電流鏡負載能夠增加M4的電流，從而進一步減小環(huán)形振蕩器的相位噪聲。

圖7 相位噪聲與電流的關系

基于Cadence平臺，采用TSMC 0.18 μm CMOS工藝和 1.8 V電源電壓，對圖3構成的基于噪聲消除的兩級DRO進行了仿真，具體參數(shù)如表1所示。仿真結果表明，所設計的基于噪聲消除的兩級環(huán)形振蕩器的中心振蕩頻率為800 MHz，其輸出波形如圖8所示。其中gm1=gm3=5.07 ms，gm2=gm4=7.6 ms，CL=2pF，CE=1.48pF，由式(18)可得理論計算的振蕩頻率為812.08 MHz，與仿真結果的相對誤差為1.5%。

為了能更好地進行分析和對比，采用完全相同的CMOS工藝和電源電壓，對圖1構成的三級傳統(tǒng)DRO進行仿真，使其中心振蕩頻率仍為800 MHz。圖9分別給出兩種DRO的相位噪聲的仿真結果。由圖9可知，基于噪聲消除的DRO在頻偏為1 MHz時的相位噪聲為-117.5 dBc/Hz，而傳統(tǒng)DRO在頻偏為1 MHz時的相位噪聲為-105.8 dBc/Hz。由此可以看出，噪聲消除結構明顯改善了環(huán)形振蕩器的相位噪聲性能，且在頻偏更高的情況下改善更明顯。并且由式(22)可知，當電流值為仿真條件下的11.7 mA時，計算得出的基于噪聲消除的DRO在頻偏為1 MHz時的相位噪聲為-118.51 dBc/Hz，與仿真結果相差1.01 dBc/Hz。

表1 所提差分延遲單元的設計參數(shù)

Table 1 Design parameters of the proposed differential delay cell μm

晶體管M1M2M3M4M5W/L20/0.530/0.543.2/0.564.8/0.51.8/0.5

圖8 環(huán)形振蕩器的輸出波形

圖9 環(huán)形振蕩器的相位噪聲

由式(19)可知，基于噪聲消除的DRO的振蕩器頻率與M1和M3的跨導有關，而跨導與電源電壓相關。因此可以通過調節(jié)電源電壓來調節(jié)環(huán)形振蕩器的頻率。如圖10所示，當電源電壓由1 V到3 V變化時，基于噪聲消除的DRO的頻率范圍為306.95 MHz到1.29 GHz。圖11給出了基于噪聲消除的DRO在不同電源電壓下的相位噪聲曲線。根據(jù)圖10和圖11可得，在頻偏為10 MHz和1 MHz時，相位噪聲隨振蕩頻率的變化如圖12所示。在頻偏為10 MHz時，相位噪聲基本恒定；而在頻偏為1 MHz時的相位噪聲隨著振蕩頻率的降低得到一定改善。

圖10 輸出頻率隨電源電壓的變化

圖11 環(huán)形振蕩器在不同電源電壓下的相位噪聲

Fig.11 Phase noise of the proposed ring oscillator at different supply voltage

圖12 環(huán)形振蕩器在頻偏1 MHz和10 MHz處的相位噪聲

Fig.12 Phase noise versus the oscillation frequency variation for 1 MHz and 10 MHz offset

表2列出了文中DRO的仿真結果與現(xiàn)有文獻中環(huán)形振蕩器的性能參數(shù)。其中新結構DRO為圖3構成的兩級環(huán)形振蕩器，傳統(tǒng)DRO為圖1構成的三級環(huán)形振蕩器。從表中可以看出，與其他電路結構相比，具有噪聲消除結構的環(huán)形振蕩器的相位噪聲比較低，且其他參數(shù)均衡合理，總體性能優(yōu)良。

表2 幾種環(huán)形振蕩器的性能比較

Table 2 Comparison of performance among several ring oscillators

環(huán)形振蕩器特征尺寸/nm中心頻率/MHz相位噪聲/(dBc·Hz-1)電源電壓/V調節(jié)范圍/GHz新結構DRO180800-117.5@1MHz1.80.300～1.290傳統(tǒng)DRO180800-105.8@1MHz1.80.530～2.360文獻[6]65645-110.8@1MHz1.00.480～1.010文獻[15]1801860-102.0@1MHz1.81.770～1.920文獻[16]65490-94.84@1MHz0.60.428～0.552文獻[21]130632-113.76@1MHz1.40.490～0.690

4 結論

為了減小環(huán)形振蕩器的相位噪聲，文中提出一種具有噪聲消除結構的差分延遲單元。在該延遲單元中，主要噪聲源通過主路徑、有源反饋和輔助路徑，在差分輸出端形成相位相同的噪聲電壓。當滿足一定的噪聲消除條件時，該噪聲電壓能夠相互抵消。該延遲單元中的電流鏡負載能夠引入一個鏡像極點并提供額外相移，所以跟傳統(tǒng)環(huán)形振蕩器至少需要三級延遲單元相比，由該延遲單元構成的環(huán)形振蕩器僅需兩級就能滿足振蕩條件，減少了噪聲源的數(shù)目。因此，采用該延遲單元構成帶有正交輸出的兩級環(huán)形振蕩器能夠進一步減小環(huán)形振蕩器的相位噪聲，可用于較高精度的鎖相環(huán)和數(shù)據(jù)恢復等電路中。