基于DCM的脈寬測量系統(tǒng)在FPGA中的實現(xiàn)

鄭卉卉

(中國船舶重工集團公司第七二三研究所，江蘇 揚州 225101)

0 引 言

隨著科學技術及軍事裝備的發(fā)展，其現(xiàn)代化、智能化水平越來越高，電子對抗對被探測目標的參數(shù)測量精度要求也越來越高。電子對抗領域，脈寬(PW)的精確測量可以用來改進對雷達信號的識別，不但能夠判斷其基本工作參數(shù)，還可以用來區(qū)分不同的射頻信號[1-2]。

數(shù)字時鐘管理器(DCM)是可編程邏輯器件的一個重要組成部分，是頻率性能的關鍵組成單元，在現(xiàn)場可編程門陣列(FPGA)上使用頻率逐漸增大，要求也越來越高，DCM體現(xiàn)出越來越重要的作用。

本文運用FPGA芯片中的DCM實現(xiàn)了一種實時、簡便的PW測量系統(tǒng)，該系統(tǒng)能夠保證較高的測量精度，為雷達信號的分選和識別提供更有效的手段。

1 脈寬測量方式

早期對到達時間(TOA)和脈寬的測量是針對模擬信號的，但隨著數(shù)字技術的發(fā)展，模擬信號的缺點越來越明顯，人們越來越意識到數(shù)字技術有著傳統(tǒng)的模擬偵察技術不可替代的優(yōu)點，其逐漸被數(shù)字信號替代[3-4]。

數(shù)字信號的脈寬測量一般是通過高頻時鐘采用脈沖計數(shù)的方式來進行的，測量方式如圖1 所示。信號到來時(即待測信號由低電平轉變?yōu)楦唠娖?，計數(shù)器由計數(shù)時鐘的上升沿觸發(fā)，從全零開始計數(shù)；信號結束時(即待測信號由高電平轉變?yōu)榈碗娖?，由信號的下降沿產生鎖存信號，輸出此時計數(shù)器的值，然后通過計算的方式得到信號的脈寬。

圖1 脈寬測量圖

待測信號與計數(shù)時鐘是相互獨立的，信號的上升沿或下降沿不能與時鐘的邊沿準確吻合，所以該方式得到的最大誤差為時鐘的1個周期。如果高頻時鐘為100 MHz，那么其最大誤差可以達到10 ns。測量誤差會隨著時鐘頻率的提高而減小，因而提高脈沖計數(shù)的精度方法之一，就是通過提高計數(shù)時鐘的頻率來實現(xiàn)。FPGA中的DCM能夠將輸入時鐘(硬件電路時鐘一般由晶振產生)進行一定的變換處理，形成高頻計數(shù)時鐘，從而達到提高測量精度的目的。

2 FPGA中DCM的設計

為了適應大規(guī)模FPGA設計中多時鐘、高速度、低實驗的要求，芯片選用Xilinx公司Virtex-Ⅱ系列，其內部最高運行時鐘為420 MHz，選用其中的XC2V1000-5BG575I。芯片內提供了8個高精度DCM，可以保證芯片內時鐘信號的零傳送延遲時間并具有去不對稱性功能，還可以方便地實現(xiàn)對時鐘信號的常用控制，如移相、倍頻等。

本文采用DCM的倍頻功能：首先，在New Source Wizard-Select Source Type中新建IP(CORE Generator & Architecture Wizard)，在New Source Wizard-Select IP窗口中選擇FPGA Features and DesignClockingVirtex-Ⅱ Pro，Virtex-Ⅱ，Spartan-3Cascading in Series with Two DCMs v9.1i，建立所需的DCM時鐘[5]，如圖2所示。

圖2 IP(CORE Generator & Architecture Wizard)

DCM倍頻時鐘設定如圖3～圖6所示。

圖3 Xilinx時鐘向導的串聯(lián)設置

圖4 Xilinx時鐘向導的INST1的一般設置

圖5 Xilinx時鐘向導的INST1時鐘緩沖器設置

DCM主要管腳說明如下：

(1) CLKIN，DCM輸入時鐘信號，可以來自IBUFG、IBUF或BUFGMUX。

(2) RST，DCM控制信號，控制DCM的初始化，通常接地。

(3) CLK0，DCM輸出時鐘信號，與CLKIN無相位偏移。

(4) CLK2X，DCM輸出時鐘信號，是CLKIN的2倍頻時鐘信號。在 high-frequency模式下，該輸出時鐘信號無效。

(5) LOCKED，DCM狀態(tài)信號，用于顯示DCM是否鎖定CLKIN。DCM的輸出時鐘信號只有在LOCKED為高時有效。

以50 MHz輸入時鐘為例，第1個數(shù)字時鐘管理器DCM1對原始時鐘信號進行倍頻，產生倍頻時鐘信號100 MHz；第2個數(shù)字時鐘管理器DCM2對倍頻后的100 MHz時鐘信號再進行倍頻，得到200 MHz的時鐘信號。用200 MHz時鐘信號驅動計數(shù)器對待測信號進行計數(shù)。CLK_50 MHz、CLK_100 MHz、CLK_200 MHz對比圖如圖7所示。

圖7 CLK_50 MHz、CLK_100 MHz、CLK_200 MHz對比圖

3 脈寬測量實現(xiàn)及在線仿真結果

用函數(shù)發(fā)生器模擬視頻脈沖作為輸入信號，與門限比較產生一個脈沖，該脈沖經邏輯電路產生脈沖編碼調制器(PCMD)同步信號。信號前沿和后沿在邏輯電路中，產生控制脈寬計數(shù)器工作的門套。PW計數(shù)器按同步方式拼接成16位的計數(shù)器。門套的后沿經適當延時作為數(shù)據(jù)鎖存器，讀取計數(shù)器數(shù)據(jù)的時鐘，并產生PW_READY(脈寬準備好)信號。期間，還可以判斷信號是否為窄脈沖(窄脈沖不生成PW)或者連續(xù)波(給出連續(xù)波標志)。信號脈寬測量時序圖如圖8所示。

圖8 信號脈寬測量時序圖

開發(fā)板采用50 MHz晶振，函數(shù)發(fā)生器模擬視頻脈沖作為輸入信號，以50 MHz和200 MHz為工作時鐘，通過chipscope在線仿真，脈寬的測量數(shù)據(jù)對比圖如圖9、圖10所示，其中CH0_UPULSE0表示待測信號，L_PW_DATA為50 MHz時鐘計數(shù)值(16進制)，R_PW_DATA為200 MHz時鐘計數(shù)值(16進制)。

圖9 PW=500 ns，PRI=10 μs

圖10 PW=2 μs，PRI=10 μs

對比圖9、圖10，時鐘通過DCM倍頻后，脈寬的測量精度有明顯提高。時鐘所造成系統(tǒng)測量誤差的來源主要有：系統(tǒng)原理誤差(200 MHz的計數(shù)時鐘的系統(tǒng)原理誤差為5 ns，)、時鐘倍頻誤差(最大±200 ps)、計數(shù)時鐘抖晃誤差Tc(最大±150 ps)和信號延遲誤差Td(在設計時可以通過調整內部元器件的放置和連線，使之減至最小，或者通過增減門電路使得各信號的延遲時間盡可能相同)。

4 結束語

雷達信號脈沖寬度的精確測量對于電子偵察中雷達輻射源特征的提取具有十分重要的意義，本文只是做了初步的探索，利用DCM倍頻功能，通過提高計數(shù)時鐘的頻率來提高脈寬的測量精度。DCM的倍頻功能，也可以應用于信號到達時間、脈沖幅度等參數(shù)的測量，一方面提高了測量精度，另一方面也縮短了接收機的檢測時間，從而進一步增強了電子偵察的性能。今后，還需要進一步研究如何更好地測量和估計脈寬參數(shù)，如何減少各種誤差因素的影響，來滿足測量領域的高精度需求。