基于FPGA與Qsys的寬帶高精度頻率計的設(shè)計與實現(xiàn)

張俊濤，王 帥

(陜西科技大學(xué) 電氣與信息工程學(xué)院，陜西 西安 710021)

0 引言

高精度電子測量儀器的測量參數(shù)當(dāng)中測量信號的頻率參數(shù)是最常用的測量量之一.在電力系統(tǒng)、控制系統(tǒng)和通信系統(tǒng)等系統(tǒng)中頻率是反映系統(tǒng)運行的重要參數(shù).在電力系統(tǒng)中，通過系統(tǒng)的頻率可以得知系統(tǒng)的運行是否處于穩(wěn)定的狀態(tài)從而判斷是否需要采取切負荷等保護措施；在控制系統(tǒng)中，通過了解系統(tǒng)此時的頻率可以預(yù)測下一時刻系統(tǒng)所處的狀態(tài)，進而采取相應(yīng)的控制措施；在通信系統(tǒng)中，通過準(zhǔn)確地測得信號的頻率可以多方位掌握信號中的信息，進而依照信息完善通信系統(tǒng)的搭建，增強系統(tǒng)可靠性.

測量頻率時，傳統(tǒng)的測量方法主要有直接測頻法和測周法[1].直接測頻法適用于高頻信號的頻率測量，測量低頻信號時誤差較大.測周法適用于低頻信號的頻率測量，測量高頻信號時誤差較大.因此以上兩種方法均不能覆蓋較寬的頻率測量范圍.

針對寬范圍頻率的測量，同時提升對高頻信號的測量能力，增加多樣的測量功能，提出了一種基于FPGA、Qsys與Nios II的三計數(shù)器同步并行計數(shù)的頻率測量方案[2-10].其中FPGA內(nèi)部有大量邏輯門電路，具有很強的靈活性和可重構(gòu)性，可以處理高速數(shù)字信號，Qsys為Quartus II內(nèi)新一代的在FPGA上定制Nios II處理器的工具，可以根據(jù)需求可裁剪的定制處理器.基于此，預(yù)期可以實現(xiàn)高精度、寬頻率范圍信號的頻率測量.

1 系統(tǒng)方案設(shè)計

系統(tǒng)整體設(shè)計框圖如圖1所示.

圖1 系統(tǒng)設(shè)計框圖

外部被測信號1和被測信號2經(jīng)過信號調(diào)理電路輸入至FPGA系統(tǒng)進行各個參數(shù)的測量.首先由撥碼開關(guān)選擇測量功能，從頻率測量、周期測量、正占空比測量和時間間隔測量中選擇測量方式之后進行計數(shù).標(biāo)準(zhǔn)信號由片外晶振倍頻后產(chǎn)生，閘門信號由分頻器分頻后產(chǎn)生并對計數(shù)開始和結(jié)束的時間進行限制.最后將測量結(jié)果輸入至Nios II處理器中進行數(shù)據(jù)的處理與運算，得出結(jié)果并在LCD1602上顯示.

2 頻率測量方法選擇

2.1 直接測頻法

直接測頻法即在一定的時間門限內(nèi)測量信號的脈沖個數(shù)[11]，其原理如圖2所示.

圖2 直接測頻法原理框圖

閘門信號由晶體振蕩器輸出的信號分頻后控制主控門閉合而產(chǎn)生.被測信號首先經(jīng)過信號調(diào)理電路放大整形后成為標(biāo)準(zhǔn)的方波，然后由控制電路控制主控門的開關(guān)，進而在閘門信號時間內(nèi)對被測信號進行計數(shù)，然后顯示.

設(shè)閘門信號時間為T，對被測信號的計數(shù)值為N，被測信號的頻率為fx.則被測信號的頻率為：

(1)

直接測頻法在測量頻率較高的信號時比較準(zhǔn)確，但在測量頻率較低的信號時會產(chǎn)生嚴重的誤差，如圖3所示.

GT與GT′為開啟時刻不同的閘門信號，雖然閘門時間都為T，但因為閘門開啟的時刻不同，計數(shù)值也不同，對于GT信號來說在T時間內(nèi)被測信號的上升沿有4個，而對于GT′信號來說,T時間被測信號的上升沿有5個.因此產(chǎn)生的計數(shù)誤差最大值為±1，為了減少最大計數(shù)誤差的影響，應(yīng)該盡量增加閘門時間，但這會造成儀器的測量周期加長，可見直接測頻法并不適用于寬范圍的信號測量.

圖3 直接測頻法誤差示意圖

在被測信號頻率較低時，采用直接測頻法誤差太大，為了提高測量的準(zhǔn)確度，可以先測被測信號的周期Tx，然后計算頻率fx.

2.2 測周法

測周法的原理與直接測頻法類似[12]，其測量原理如圖4所示，先測量出周期Tx和標(biāo)準(zhǔn)信號個數(shù)N，然后再通過周期Tx算出頻率fx.

圖4 測周法原理框圖

與測頻法不同的是測周法利用被測信號充當(dāng)閘門信號，其周期為Tx，然后對標(biāo)準(zhǔn)信號通過閘門信號的個數(shù)N進行計數(shù)，則該信號的周期為：

(2)

由以上分析可知，測周法適用于測量頻率較低的信號，但在測量頻率較高的信號時，由于此時被測信號與標(biāo)準(zhǔn)信號頻率相差不大，因此會造成在閘門信號時間內(nèi)對標(biāo)準(zhǔn)信號進行計數(shù)的計數(shù)值出現(xiàn)偏差或者為零值，進而使得測量誤差很大.

由以上分析看來，兩種傳統(tǒng)的方法都不適合測量寬范圍的信號，顯然，需要界定一個中界頻率，設(shè)其為fm，當(dāng)被測信號頻率大于fm時宜采用直接測頻法，當(dāng)信號頻率小于fm時宜采用測周法.但是，此種方法的測量范圍雖然被加寬了，但測量寬范圍信號時，在中界頻率附近，仍不能達到較高的測量精度.

2.3 計數(shù)器同步并行計數(shù)法

計數(shù)器同步并行計數(shù)法在直接測頻法和測周法的基礎(chǔ)上增加了對標(biāo)準(zhǔn)高速脈沖信號的計數(shù)，其頻率為fs，并且增加了計數(shù)器的控制.被測信號和標(biāo)準(zhǔn)信號同在被控制電路控制的閘門時間T內(nèi)進行測量計數(shù)，所得的計數(shù)值分別為Nx和Ns.三計數(shù)器其中的兩個計數(shù)器用來測量頻率，另一個用來測占空比，其原理框圖如圖5所示.

圖5 計數(shù)器同步并行計數(shù)法原理框圖

控制電路的作用是控制閘門開啟的時刻.當(dāng)閘門時間信號的上升沿到來時，如果被測信號的上升沿未到，則此時不計數(shù)，只有在被測信號的上升沿到來時，計數(shù)器才開始計數(shù).當(dāng)閘門信號CL經(jīng)過Tc時間結(jié)束時，若閘門時間信號的下降沿到來時，被測信號的上升沿未到，則此時不停止計數(shù)，只有在被測信號的上升沿到來時計數(shù)器才停止計數(shù)，并讀取此時的計數(shù)值，此時實際的閘門信號GT有效的時間為Td.這樣就在一定程度上克服被測信號與閘門信號不同步的問題.其時序波形圖如圖6所示.

圖6 計數(shù)器同步并行計數(shù)法時序波形圖

設(shè)標(biāo)準(zhǔn)信號頻率為fs，被測信號頻率為fx，對標(biāo)準(zhǔn)時鐘信號和被測信號的計數(shù)值分別為Ns和Nx，則可建立如下關(guān)系式：

(3)

則被測信號頻率fx可由下式求得：

(4)

計數(shù)器同步并行計數(shù)法的測量誤差與被測信號的頻率大小無關(guān)，僅與閘門時間和標(biāo)準(zhǔn)信號頻率有關(guān)，因此實現(xiàn)了整個測試頻段的等精度測量，在實測中采用FPGA內(nèi)部PLL將輸入時鐘倍頻至100 MHz作為標(biāo)準(zhǔn)信號，減小了測量誤差.

從以上結(jié)果可以看出，與測頻法和測周法相比，計數(shù)器同步并行計數(shù)法測量范圍寬、測量精度高，因此將這種方法選作測頻方法.

3 系統(tǒng)工作原理

3.1 頻率測量原理

頻率測量以上述計數(shù)器同步并行計數(shù)法為基礎(chǔ)，采用Verilog HDL硬件描述語言對測量當(dāng)中的電路結(jié)構(gòu)進行設(shè)計并實現(xiàn)[13,14].

3.2 正占空比測量原理

在測量正占空比時，利用測量頻率的思想，增加第三個計數(shù)器，正占空比測量的時序波形圖如圖7所示.

圖7 正占空比測量時序波形圖

將待測信號與實際閘門信號相與，產(chǎn)生信號D，并將此信號作為正占空比計數(shù)器的控制信號.在D信號高電平期間對標(biāo)準(zhǔn)信號進行計數(shù)的結(jié)果為Nz，在整個閘門信號Td內(nèi)對標(biāo)準(zhǔn)信號進行計數(shù)的結(jié)果為Ns，則正占空比Dx可以用下式表示：

(5)

3.3 時間間隔測量原理

時間間隔是指兩同頻同相信號之間的時間間隔，在測量時采用將兩路信號同時輸入異或門的方式，進而測量輸出信號的頻率與正占空比，然后算得周期，從而利用之前測得正占空比Dx與周期Tx計算出時間間隔T12：

T12=Tx×Dx

(6)

時間間隔測量的時序波形圖如圖8所示.信號1和信號2為兩同頻同相信號，第三個信號為兩者異或后的信號，則其正脈沖時間即為兩者的時間間隔.

針對在測量時判斷一信號是超前還是滯后于另一個，采用D觸發(fā)器，兩路信號分別輸入至D端和時鐘端，將觸發(fā)器的輸出接至發(fā)光二極管，用二極管的亮滅來指示信號是超前還是滯后.

圖8 時間間隔測量時序波形圖

4 硬件設(shè)計

4.1 信號整形電路設(shè)計

信號在進入FPGA進行處理前需要對其進行預(yù)處理，其中核心部分就是對波形的整形，包括將正弦波、三角波、鋸齒波等波形整形成為標(biāo)準(zhǔn)的便于FPGA處理的方波.

系統(tǒng)采用TLV3501軌到軌的高速比較器，響應(yīng)速度快，可達4.5 ns，供電電壓范圍寬，可達+2.7 V到+5.5 V[15].具體的電路原理圖如圖9所示.

圖9 整形電路原理圖

4.2 數(shù)字邏輯與Nios II處理器設(shè)計

數(shù)字邏輯電路主要是指在FPGA內(nèi)部利用其邏輯資源完成的部分.該部分主要有功能選擇器、計數(shù)器、鎖存器、分頻器、觸發(fā)器以及一些簡單的邏輯門[16,17].采用Verilog HDL語言將各部分功能描述，測試通過后生成文件并在頂層設(shè)計文件當(dāng)中調(diào)用.

Nios II 處理器采用Quartus II軟件下的Qsys工具進行定制，由于Nios II 處理器在定制時具有高度的可裁剪性，因此在設(shè)計時完全按照需求來進行定制.本系統(tǒng)主要采用的部件有Nios II處理器、時鐘源、并行輸入輸出口、系統(tǒng)識別號、EPCS控制器、RAM、LCD1602控制器和JTAG串口.

將這些部件按照需求配置參數(shù)后進行編譯并實例化即可產(chǎn)生一個可以使用的軟處理器，即Nios II處理器，再將前面的計數(shù)器輸出接至Nios II處理器對應(yīng)的I/O上即可將數(shù)據(jù)送入Nios II處理器進行處理.

5 軟件設(shè)計

在定制完處理器后，會產(chǎn)生對應(yīng)的板級支持包文件，然后在Nios II SBT中用C語言進行系統(tǒng)軟件的編寫.Nios II處理器主要完成的是數(shù)據(jù)的讀取、計算和顯示.程序的流程如圖10所示.

圖10 系統(tǒng)主程序流程圖

系統(tǒng)開始運行時首先完成硬件設(shè)備驅(qū)動的初始化，對計數(shù)器的值清零，之后進入while主循環(huán).主循環(huán)內(nèi)首先讀取測量功能所處的模式，然后讀取三個計數(shù)器的計數(shù)值進行數(shù)據(jù)的計算和格式化處理，得到被測信號頻率、周期、正占空比和時間間隔，最后將數(shù)據(jù)顯示在LCD1602液晶屏上并啟動下一次測量，進行數(shù)據(jù)的刷新.

6 結(jié)果分析

在實際測量中，利用信號源輸出待測信號并輸入至測量系統(tǒng)進行各個參數(shù)的測量，相對誤差由下式計算而得：

(7)

式(7)中：標(biāo)準(zhǔn)值為信號源輸出的待測信號的值，測量值為測量系統(tǒng)實際的測量值.

閘門時間分別為0.1 s、1 s和10 s時直接測頻法和三計數(shù)器同步并行計數(shù)法的測量結(jié)果及誤差如表1～6所示.

表1 閘門時間為0.1 s時直接測頻法測量結(jié)果表

表2 閘門時間為0.1 s時三計數(shù)器同步并行計數(shù)法測量結(jié)果表

表3 閘門時間為1 s時直接測頻法測量結(jié)果表

表4 閘門時間為1 s時三計數(shù)器同步并行計數(shù)法測量結(jié)果表

表5 閘門時間為10 s時直接測頻法測量結(jié)果表

表6 閘門時間為10 s時三計數(shù)器同步并行計數(shù)法測量結(jié)果表

由表1～6可以看出，測量的標(biāo)準(zhǔn)值并沒有選擇在整頻率上，這是因為直接測頻法的測量原理為在閘門信號內(nèi)對被測信號進行計數(shù).在實際測量中，假設(shè)計數(shù)值均為Nx，則閘門時間長度為0.1 s時，被測信號的頻率為10Nx；閘門時間長度為1 s時，被測信號的頻率為Nx；閘門時間長度為10 s時，被測信號時間長度為0.1Nx.這樣就造成了測量值小數(shù)點后的截短誤差，以閘門時間長度為1 s、計數(shù)值為1為例，此時測量結(jié)果為1 Hz，但是若被測頻率在1～2 Hz之間小數(shù)位數(shù)超過1位時，例如頻率為1.1 Hz時計數(shù)值只能是1或者2，得到的測量值則為1 Hz或2 Hz，因此會產(chǎn)生很大誤差.所以在選擇標(biāo)準(zhǔn)值時，在閘門時間為0.1 s時選擇11 Hz、101 Hz等數(shù)值進行測量；在閘門時間為1 s時選擇1.1 Hz、10.1 Hz等數(shù)值進行測量；在閘門時間為10 s時選擇1.01 Hz、10.01 Hz等數(shù)值進行測量.這樣就可以直觀地顯示出直接測頻法的誤差.

由表1～6還可以看出，在三種不同的閘門信號時間下在整個被測范圍內(nèi)(1 Hz～300 MHz)，無論是低頻段還是高頻段，三計數(shù)器同步并行計數(shù)法的誤差均小于0.002%，而直接測頻法在低頻段誤差較大，在表1中甚至可達100%.由此可得，與直接測頻法相比，三計數(shù)器同步并行計數(shù)法更適合于寬帶高精度測量.

測周法因為被測信號本身為閘門信號，一直在變化，因此在這里改變標(biāo)準(zhǔn)信號的頻率分別為10 MHz和100 MHz進行測量，進而方便對比各方法的測量誤差和優(yōu)缺點.

標(biāo)準(zhǔn)頻率分別為10 MHz和100 MHz時測周法測量結(jié)果如表7和表8所示.

表7 標(biāo)準(zhǔn)信號頻率為10 MHz時測周法測量結(jié)果表

表8 標(biāo)準(zhǔn)信號頻率為100 MHz時測周法測量結(jié)果表

由表7和表8可以看出，測周法在低頻段測量誤差比較小，可達0.000 2%，但在高頻段測量范圍測量誤差較大，可達100%.與三計數(shù)器同步并行計數(shù)法相比，在標(biāo)準(zhǔn)信號頻率同為100 MHz時，前者可測到300 MHz，但后者只能測到100 MHz.因此，由表1～8可以看出，整個被測范圍內(nèi)(1 Hz～300 MHz)，相比于直接測頻法和測周法，三計數(shù)器同步計數(shù)法更適合寬帶高精度測量.對于三種方法而言，當(dāng)閘門時間加長時，即測量時間加長時，確實會減小測量誤差，但是10 s的測量時間顯然太長了，因而最終采用1 s的閘門信號.

在輸入信號的頻率為1 Hz到10 MHz的范圍內(nèi)時，占空比測量的相對誤差不大于0.1%.以輸入10 kHz占空比為20%和80%的方波為例，測量結(jié)果如圖11所示.

圖11 占空比為20%和80%時測量結(jié)果圖

在輸入信號的頻率為1 Hz到10 MHz的范圍內(nèi)時，時間間隔測量的相對誤差不大于0.1%，以兩時間間隔為12.5μs的同頻同相周期為100μs方波的測量結(jié)果為例，測量結(jié)果如圖12所示.

圖12 兩時間間隔為12.5 μs的方波時間間隔測量結(jié)果圖

7 結(jié)論

為了提高測量精度與測量范圍并增加測量的功能，采用基于FPGA、Qsys與Nios II的三計數(shù)器同步并行計數(shù)法實現(xiàn)了頻率的寬帶高精度測量，并增加了周期測量、正占空比測量和時間間隔測量等功能，頻率測量范圍可達1 Hz～300 MHz，相對誤差小于0.002%.實驗結(jié)果表明，這種方法精確度高、測量迅速、穩(wěn)定性高，可以在實際測量當(dāng)中使用.