基于FPGA的多路數(shù)據(jù)采集與處理系統(tǒng)設(shè)計

詹從來，龍　偉，丁遠(yuǎn)超，李富貴

南昌大學(xué)信息工程學(xué)院，江西南昌330031

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基于FPGA的多路數(shù)據(jù)采集與處理系統(tǒng)設(shè)計

詹從來，龍偉，丁遠(yuǎn)超，李富貴

南昌大學(xué)信息工程學(xué)院，江西南昌330031

摘要：針對血液分析儀需在8 s內(nèi)完成4路血細(xì)胞和1路狀態(tài)信號數(shù)據(jù)采集、處理的要求，設(shè)計一套基于現(xiàn)場可編程門陣列的多路數(shù)據(jù)采集與處理系統(tǒng)．系統(tǒng)實現(xiàn)5路數(shù)模轉(zhuǎn)換的并行數(shù)據(jù)采集、數(shù)據(jù)處理，并通過串行外設(shè)接口通訊接口將處理的數(shù)據(jù)上傳至ARM主機．臨床試用結(jié)果表明，系統(tǒng)數(shù)據(jù)采集和處理的方法完全滿足血液分析儀對測試速度的要求，儀器性能指標(biāo)達(dá)到了國家注冊檢驗的要求．

關(guān)鍵詞：信息處理技術(shù)；血液分析儀；數(shù)據(jù)采集；現(xiàn)場可編程門陣列；數(shù)模轉(zhuǎn)換器；串行外設(shè)接口

傳統(tǒng)血液分析儀大多采用ARM作為控制器，在實際應(yīng)用中每個ARM工作時鐘內(nèi)只能對1路血細(xì)胞信號進(jìn)行采樣，造成采樣速率慢，易導(dǎo)致線程死鎖等現(xiàn)象[1]．其次，ARM控制器為串行指令工作方式[2]，其有限資源難以完成血液分析儀復(fù)雜的控制動作，影響了系統(tǒng)的實時性．另外，隨著對血液分析儀檢測與診斷水平要求的提高，其控制系統(tǒng)也在不斷更新升級，這就要求控制電路具有較好的靈活性，以降低儀器更新升級的成本．

實際測試結(jié)果表明，血液分析儀需在1 min內(nèi)完成單個測試分析動作，包括采集4路血細(xì)胞信號和1路狀態(tài)信號，5路數(shù)據(jù)總共所占存儲空間大小約為110 Mbyte．根據(jù)設(shè)計開發(fā)要求，血液分析儀的單個測試分析動作需在60 s內(nèi)完成，而控制電磁閥和電機等動作部分占據(jù)大量時間，所以留給數(shù)據(jù)采樣及處理的時間僅有8 s左右．若先將采樣數(shù)據(jù)存入同步動態(tài)隨機存儲器(synchronous dynamic random access memory, SDRAM)模塊，再統(tǒng)一上傳，耗時就會超過設(shè)計要求，要想達(dá)到設(shè)計要求則只能縮短采樣時間．采樣時間越短，所采集的細(xì)胞個數(shù)就越少，這時，任何細(xì)胞個數(shù)的波動都會對細(xì)胞整體計數(shù)造成很大影響，使儀器性能不穩(wěn)定．

為解決采樣時間、系統(tǒng)可靠性及準(zhǔn)確性之間的矛盾，系統(tǒng)采用ARM(管理級)+ FPGA(基礎(chǔ)自動化級)的兩級控制系統(tǒng)的方法[3-5]，本研究選擇現(xiàn)場可編程門陣列(field programmable gate array, FPGA)作為血液分析儀控制系統(tǒng)的核心，利用其并行工作特點，在完成多路信號并行采樣、數(shù)據(jù)處理等工作的同時，完成血液分析儀的控制動作，也可滿足系統(tǒng)不斷更新升級的需要．

1系統(tǒng)總體框架設(shè)計

本研究設(shè)計的5路并行數(shù)據(jù)采集、處理系統(tǒng)，如圖1．其中，包括4路的白細(xì)胞、紅細(xì)胞、血小板、血紅蛋白和1路狀態(tài)信號(壓力、小孔電壓和試劑)的數(shù)據(jù)采集、處理的控制模塊共同組成血液分析儀多路數(shù)據(jù)采集與處理系統(tǒng)[6-8]．設(shè)計時考慮到節(jié)約硬件資源及成本，采用1片8路分時選通的CD4051芯片，用于切換不同的狀態(tài)檢測信號，CD4051的輸出端連接到模數(shù)轉(zhuǎn)換器(analog to digital converter, A/D)的輸入端，完成狀態(tài)參數(shù)的檢測．在信號采集的同時，針對不同信號進(jìn)行對應(yīng)的數(shù)據(jù)處理，然后將處理的數(shù)據(jù)緩存于隨機存儲器(random access memory，RAM)模塊，RAM模塊存滿后，再通過數(shù)據(jù)存儲控制模塊將細(xì)胞特征存儲于SDRAM中，最后上傳至ARM主機．

圖1　多路數(shù)據(jù)采集與處理系統(tǒng)整體框圖Fig.1　The overall block diagram of multi channel data acquisition and processing system

2模塊設(shè)計與實現(xiàn)

2.1A/D芯片的選擇與控制

A/D芯片若采用并行數(shù)據(jù)傳輸方式，硬件上至少需要14根信號線連接，而選擇串行外設(shè)接口(serial peripheral interface, SPI)控制方式，硬件上只需3根信號線進(jìn)行連接，分別為CS、CLK和SDO[9-10]；每路A/D至少可節(jié)約11個FPGA通用輸入/輸出(input/output, I/O)端口并簡化硬件連線．同時，根據(jù)實際測試可知，經(jīng)過放大后的血細(xì)胞脈沖電壓幅值約為0.4～5.0 V，頻率約為500 Hz～70 kHz，依據(jù)采樣定理，采樣頻率必須大于等于信號變化頻率的2倍，才能將信號還原，而實際工程上一般都取5～10倍以上．因此，本研究選用TI公司的帶SPI控制方式的芯片ADS7883，其采樣頻率最高可達(dá)3×106次/s(million samples per second，MSPS)，能更好的復(fù)原被采樣波形的包絡(luò)線，提高細(xì)胞的識別精度．

ADS7883工作時序圖如圖2．工作過程為：當(dāng)SPI的時鐘信號SCLK傳送到A/D的SCLK引腳時，A/D開始工作；當(dāng)SPI的CS下降沿傳送到A/D的CS引腳時，開始轉(zhuǎn)換；A/D進(jìn)行轉(zhuǎn)換操作是在CS為低電平的狀態(tài)下；當(dāng)CS上升沿到來時，A/D轉(zhuǎn)換工作結(jié)束．A/D進(jìn)行轉(zhuǎn)換的周期為16幀，但是CS可以在任何時間進(jìn)行中斷(拉高)，此時SDO數(shù)據(jù)線處于3態(tài)，CS為高電平．當(dāng)CS再次變?yōu)榈碗娖綍r開始下一個模/數(shù)轉(zhuǎn)換周期，因此每個數(shù)據(jù)的實際采樣周期為18 =(16+2)個時鐘．

圖2　ADS7883工作時序圖Fig.2　The work sequence diagram of ADS7883

圖3是血紅細(xì)胞A/D采樣電路原理圖．紅細(xì)胞脈沖微信號經(jīng)過放大后的電壓信號RBC是A/D芯片的輸入信號．引腳CS、SDO和SCLK是A/D芯片SPI串行工作方式的3條連接線路，分別為片選、數(shù)據(jù)線和時鐘，分別連接到FPGA對應(yīng)的I/O引腳上；DAD4是保護(hù)A/D芯片的穩(wěn)壓二極管，可限制A/D的輸入信號在5 V以下．FPGA接收到A/D轉(zhuǎn)換后的數(shù)據(jù)后，通過細(xì)胞識別模塊，利用細(xì)胞識別算法進(jìn)行細(xì)胞識別[11]，再將識別后的細(xì)胞特征值傳遞給RAM緩存模塊進(jìn)行緩存．

圖3　A/D采樣模塊硬件設(shè)計原理圖Fig.3　The principle diagram of A/D sampling module hardware design

2.2RAM數(shù)據(jù)緩存模塊的設(shè)計

細(xì)胞識別模塊通過對采樣波形的分析，對細(xì)胞脈沖進(jìn)行識別，并記錄血細(xì)胞脈沖的最大高度和最大寬度，將其緩存于FPGA內(nèi)置的雙口RAM模塊中[12]．本研究選用的FPGA芯片EP2C20F484C8，其內(nèi)部RAM模塊寄存器轉(zhuǎn)換級(register transfer level, RTL)電路如圖4．其中，rdclock為數(shù)據(jù)讀取時鐘；wrclock為數(shù)據(jù)寫入時鐘；wren為RAM模塊的寫使能信號；data[15∶0]為16 bit的寫入數(shù)據(jù)；rdaddress[8∶0]為9 bit的數(shù)據(jù)讀取地址信號線；wdaddress[8∶0]為9 bit的數(shù)據(jù)寫入地址信號線；q[15∶0]為16 bit的讀出數(shù)據(jù)．在采樣過程中， RAM緩存控制模塊收到細(xì)胞特征值存儲請求后，首先將細(xì)胞高度值傳遞給data[15∶0]，然后將數(shù)據(jù)寫使能wren置1，再給一個wrclock寫脈沖信號，將細(xì)胞高度值寫入RAM模塊中，同時數(shù)據(jù)寫入地址加1，準(zhǔn)備寫入下一個細(xì)胞特征值．

圖4　RTL級雙口RAM圖Fig.4　The diagram of RTL dual port RAM

由于實際采樣頻率為50/18 = 2.78 MHz，而數(shù)據(jù)傳輸頻率為50 MHz，為了達(dá)到采樣與存儲的時鐘匹配，本研究采用數(shù)據(jù)乒乓存儲操作，保證數(shù)據(jù)的連續(xù)性和準(zhǔn)確性．具體實現(xiàn)方式為：在設(shè)計過程中，先將RAM中512個存儲單元，分成2個256存儲單元使用．采樣開始時，首先將細(xì)胞特征值存儲于第1個256存儲單元，當(dāng)?shù)?個存儲單元存滿后，開始將細(xì)胞特征值存儲于第2個256存儲單元，同時，將第1個存儲單元的數(shù)據(jù)，轉(zhuǎn)存到SDRAM中．第2個256存儲單元存滿后，再將細(xì)胞特征值存儲于第1個256存儲單元，同時，將第2個256存儲單元的數(shù)據(jù)轉(zhuǎn)存到SDRAM中．如此反復(fù)操作，實現(xiàn)了數(shù)據(jù)存儲的乒乓操作，既保證了數(shù)據(jù)存儲的連續(xù)性，又保證了實時性．?dāng)?shù)據(jù)存儲乒乓操作過程如圖5．

圖5　數(shù)據(jù)存儲乒乓操作過程示意圖Fig.5　The schematic of ping-pong operation of data storage

2.3SDRAM存儲模塊的設(shè)計

由于RAM模塊僅有512個存儲單元，而每路細(xì)胞特征值最高可達(dá)1×105個數(shù)據(jù)點，只有4個RAM緩存模塊，分別存儲不同細(xì)胞信號的特征值，因此，當(dāng)RAM模塊存儲滿后，需將數(shù)據(jù)進(jìn)行轉(zhuǎn)存．本研究選擇2片Micron(美國鎂光)公司的MT48LC16M16A2P芯片進(jìn)行數(shù)據(jù)存儲[13]，其內(nèi)存帶寬為133 MHz，每片存儲空間有32 MByte，每片SDRAM芯片對應(yīng)存儲2個RAM模塊數(shù)據(jù)．將SDRAM的各個引腳連接到FPGA相對應(yīng)的引腳上，并定義好FPGA引腳功能定義，其中，SDRAM的CLK引腳連接到FPGA的鎖相環(huán)(phase locked loop，PLL)時鐘輸出引腳上，在實現(xiàn)SDRAM存儲時，可通過PLL進(jìn)行倍頻，以提高SDRAM的讀寫速度．

在采樣過程中，數(shù)據(jù)的存儲與讀取通過SDRAM控制器實現(xiàn)．由于每片SDRAM模塊對應(yīng)存儲2個RAM模塊的數(shù)據(jù)，因此，將SDRAM的32 Mbyte空間分成2個16 Mbyte空間，分別存儲2個RAM模塊的數(shù)據(jù)．?dāng)?shù)據(jù)存儲時，SDRAM控制器通過切換數(shù)據(jù)存儲地址實現(xiàn)數(shù)據(jù)的正確存儲．采樣開始后，SDRAM控制器首先檢測第1個RAM模塊是否有數(shù)據(jù)存儲請求信號，即req_1是否為1，如不為1，則檢測第2個RAM模塊是否有數(shù)據(jù)存儲請求信號，即req_2是否為1，如不為1，則再次檢測req_1信號．當(dāng)req_1=1后，則將第1個RAM模塊中的數(shù)據(jù)讀出，存儲到SDRAM模塊中，數(shù)據(jù)存儲完成后，再檢測req_2信號．這樣就實現(xiàn)了存儲完第1個RAM模塊的數(shù)據(jù)后，首先檢測第2個RAM模塊是否有數(shù)據(jù)存儲請求，保證了每個RAM模塊的數(shù)據(jù)均能及時存儲到SDRAM中，避免了數(shù)據(jù)丟失或阻塞現(xiàn)象．

2.4SPI數(shù)據(jù)通訊模塊的設(shè)計

血液分析儀單個分析動作所采集的細(xì)胞總數(shù)最多約為15萬個，處理過程中需取每個細(xì)胞的寬度和高度兩個細(xì)胞特征值，因此，F(xiàn)PGA需反饋給ARM處理器的總數(shù)據(jù)量最多約為30萬個，每個數(shù)據(jù)點為16 bit，因此總數(shù)據(jù)量為0.6 Mbyte．根據(jù)設(shè)計要求，數(shù)據(jù)上傳耗時僅1 s，SPI理論傳輸速率為25 Mbyte．為保證通訊可靠，本研究采用12 MHz的控制時鐘，則SPI傳輸速率為1.5 Mbyte，因此數(shù)據(jù)傳輸完成總時間為0.4 s，可滿足設(shè)計要求．SPI通訊連接示意圖如圖6．由于上下位機之間連線較少，因此提高了整個系統(tǒng)的穩(wěn)定性與可靠性．

圖6　ARM和FPGA之間的SPI通訊連接示意圖Fig.6　The schematic diagram of SPI communication between ARM and FPGA

FPGA需將采集的數(shù)據(jù)通過SPI接口上傳給ARM進(jìn)行分析管理，此時ARM作為主機，F(xiàn)PGA作為從機．具體流程如圖7，F(xiàn)PGA通過REQ信號向ARM發(fā)出數(shù)據(jù)發(fā)送請求；ARM收到請求信號后，啟動SPI控制器控制FPGA的SPI模塊進(jìn)行數(shù)據(jù)發(fā)送，再將CS置為0，然后發(fā)出16個CLK脈沖時鐘，每個CLK的上升沿通過SPI的MOSI向ARM發(fā)送1 bit數(shù)據(jù)，高位在前，低位在后，數(shù)據(jù)發(fā)送完畢后，將CS置為1．FPGA的采樣數(shù)據(jù)均為12 bit，ARM的控制器發(fā)出的SPI時鐘為16 bit，因此數(shù)據(jù)發(fā)送時，以1個16 bit的數(shù)據(jù)為1個單位，F(xiàn)PGA中數(shù)據(jù)不足的位補0，即每發(fā)出1個REQ請求信號，上傳2 byte給ARM，直到數(shù)據(jù)傳送完為止，停止REQ的請求．

圖7　數(shù)據(jù)傳輸流程圖Fig.7　The flowchart of data transmission

3系統(tǒng)數(shù)據(jù)驗證

為驗證系統(tǒng)數(shù)據(jù)采集及處理的正確性，針對A/D采樣部分，本研究以3 V直流電壓源為輸入到5路A/D行采樣，同時運用FPGA編程軟件Quartus II[14]自帶的SignalTap邏輯分析儀進(jìn)行在線觀測．從A/D采樣、AD輸入到SDRAM、SDRAM數(shù)據(jù)存儲與讀取、SPI通訊4方面對系統(tǒng)進(jìn)行了測試分析，驗證數(shù)據(jù)的正確性．

3.1A/D采樣數(shù)據(jù)的驗證

測試過程中輸入信號為約3.07 V的直流源，對應(yīng)的十進(jìn)制A/D數(shù)據(jù)為3.07×4 095/5 = 2 514．若5路A/D轉(zhuǎn)換器采集電壓值對應(yīng)的十進(jìn)制值都在2 514左右范圍內(nèi)，則采樣的數(shù)據(jù)是準(zhǔn)確的，否則錯誤．當(dāng)控制5路A/D采樣的SPI時鐘完全同步時，由圖8可知，同時段內(nèi)采集的電壓值相同且都在誤差允許范圍內(nèi)，說明5路A/D采樣的數(shù)據(jù)準(zhǔn)確．

3.2AD輸入到SDRAM數(shù)據(jù)鏈路驗證

為驗證從AD輸入到SDRAM輸出的數(shù)據(jù)鏈路的正確性和完整性，采用SignalTab工具觀測SDRAM輸出數(shù)據(jù)是否與AD輸入保持一致．

圖9為SignalTab觀測的SDRAM數(shù)據(jù)輸出時序圖.其中,S_enable為讀SDRAM的使能信號．當(dāng)S_enable為高電平時，開始讀取SDRAM的數(shù)據(jù)．參考圖8可知，SDRAM輸出數(shù)據(jù)與AD輸出數(shù)據(jù)完全一致，無丟失和錯碼，說明從AD輸入到SDRAM輸出鏈路數(shù)據(jù)正確且完整．

3.3SDRAM數(shù)據(jù)存儲與讀取的驗證

數(shù)據(jù)處理完畢，通過將細(xì)胞特征值用1～4 095依次遞增的循環(huán)數(shù)進(jìn)行代替，驗證數(shù)據(jù)存儲與讀取的正確性與完整性．

圖10為1路RAM模塊將256個連續(xù)數(shù)據(jù)存儲到SDRAM模塊的時序圖．當(dāng)?shù)?個緩存模塊r_req發(fā)出數(shù)據(jù)發(fā)送請求后，SDRAM數(shù)據(jù)存儲控制模塊起始地址為數(shù)據(jù)存儲起始地址saddr1，同時將緩存中的數(shù)據(jù)存入SDRAM中．由圖10可知，data-in寄存器存儲數(shù)據(jù)為1～256，共256個數(shù)據(jù)．然后，停止數(shù)據(jù)存儲，此時白細(xì)胞數(shù)據(jù)存儲起始地址saddr1由開始的0000H變?yōu)?100H，共增加了256，數(shù)據(jù)存儲位數(shù)和地址變化正確．

為進(jìn)一步驗證數(shù)據(jù)的正確性，放大后的邏輯分析儀效果圖如圖11．?dāng)?shù)據(jù)寄存器data-in中的數(shù)據(jù)由1開始遞增變化，數(shù)據(jù)存儲正確．

由圖12可知，當(dāng)數(shù)據(jù)讀取請求信號req發(fā)出時，SDRAM讀取控制器開始讀取SDRAM中的數(shù)據(jù)，每次請求數(shù)據(jù)讀取的總數(shù)為256個，同時將數(shù)據(jù)存儲到RAM中．?dāng)?shù)據(jù)讀取起始地址由0開始，每讀完256個數(shù)據(jù)，讀取的起始地址加256，當(dāng)讀取完4次256個數(shù)據(jù)后，停止數(shù)據(jù)讀?。虼丝芍?，數(shù)據(jù)讀取個數(shù)與數(shù)據(jù)讀取起始地址變化正確．

為進(jìn)一步驗證數(shù)據(jù)讀取的正確性，放大后的邏輯分析儀效果如圖13．?dāng)?shù)據(jù)輸出寄存器data-out中的數(shù)據(jù)，由1開始依次遞增，因此，SDRAM讀取出來是正確的，同時也再次驗證了存入SDRAM模擬數(shù)據(jù)的正確性．

3.4數(shù)據(jù)傳輸驗證

圖8　5路A/D同步采樣數(shù)據(jù)驗證時序圖Fig.8　(Color online) The diagram of sampling data validation sequence for 5-channel synchronous A/D converter

圖9　AD輸入到SDRAM驗證時序圖Fig.9　(Color online) The validation sequence diagram from A/D to SDRAM

圖10　SDRAM數(shù)據(jù)存儲時序圖Fig.10　(Color online) The diagram of SDRAM data storage sequence

圖11　放大后數(shù)據(jù)存儲的邏輯分析儀時序圖Fig.11　(Color online) The timing diagram of enlarged logic analyzer

圖12　SDRAM數(shù)據(jù)讀取時序圖Fig.12　(Color online) The diagram of SDRAM data read sequence

圖13　SDRAM數(shù)據(jù)讀取的邏輯分析儀觀測時序圖Fig.13　(Color online) The observation sequence diagram of SDRAM read data logic analyzer

采樣結(jié)束后，需將SDRAM中的數(shù)據(jù)通過SPI通訊接口上傳給ARM主處理．具體的處理過程為：SPI在ARM主處理器的控制下，首先將CS置為0，然后發(fā)出CLK時鐘信號，每個CLK的上升沿將數(shù)據(jù)逐位通過MOSI發(fā)送出去，數(shù)據(jù)發(fā)送完后，將CS置為1．由圖14可知，數(shù)據(jù)發(fā)送寄存器data-out為依次遞增的數(shù)列，數(shù)據(jù)正確且完整，驗證了數(shù)據(jù)發(fā)送正確性及完整性．

圖14　SPI通訊數(shù)據(jù)驗證時序圖Fig.14　(Color online) The validation sequence diagram of SPI communication data

結(jié)語

設(shè)計一種基于FPGA的多路數(shù)據(jù)采集與處理系統(tǒng)，實現(xiàn)了5路A/D的并行數(shù)據(jù)采樣、處理的功能．采用A/D芯片的串行SPI控制接口，節(jié)省了FPGA的硬件資源；2.78 MSPS采樣速度達(dá)到了血液分析儀采樣速率的要求；乒乓存儲操作的方式，良好地匹配了數(shù)據(jù)采樣與存儲的時鐘．系統(tǒng)不但滿足了血液分析儀對數(shù)據(jù)采集、處理的要求，也可根據(jù)實際需求，實現(xiàn)對硬件電路的升級．與傳統(tǒng)數(shù)據(jù)采集系統(tǒng)相比，本系統(tǒng)具有運行穩(wěn)定可靠、實時性強、靈活性好等特點，對性比價高的血液分析儀的研制具有一定的參考價值．

引文：詹從來，龍偉，丁遠(yuǎn)超，等．基于FPGA的多路數(shù)據(jù)采集與處理系統(tǒng)設(shè)計[J]. 深圳大學(xué)學(xué)報理工版，2016，33(2)：127-133.

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【中文責(zé)編：英子；英文責(zé)編：雨辰】

Design of multi channel data collection and processing system based on FPGA

Zhan Conglai, Long Wei?, Ding Yuanchao, and Li Fugui

Information Engineering School, Nanchang University, Nanchang 330031，Jiangxi Province, P.R.China

Abstract：We present a new multi-channel data acquisition and processing system based on field programmable gate array (FPGA) for hematology analyzers. This system is able to acquire four-channel data of blood cells and process one channel status signal in eight seconds. The digital to analog converter for the total five data channels is implemented in parallel. The processed data are transferred to ARM host via the serial peripheral interface communication protocol. Clinical trials indicate that the new system fulfills the strict requirement for the test speed of hematology analyzers, and its performance meets the national registered inspection standard.

Key words：information processing technology; hematology analyzer; data collection; field programmable gate array; digital to analog converter; serial peripheral interface

作者簡介：詹從來(1990—)，男，南昌大學(xué)碩士研究生．研究方向：計算機控制與嵌入式智能儀表技術(shù)．E-mail: 767006719@qq.com

基金項目：國家自然科學(xué)基金資助項目(61261011)

中圖分類號：C 37；P 413

文獻(xiàn)標(biāo)志碼：A

doi：10.3724/SP.J.1249.2016.02127

Received：2015-10-06；Accepted：2016-02-16

Foundation：National Natural Science Foundation of China (61261011)

? Corresponding author：Professor Long Wei. E-mail: jnlwdd@163.com

Citation：Zhan Conglai，Long Wei，Ding Yuanchao，et al. Design of multi channel data collection and processing system based on FPGA[J]. Journal of Shenzhen University Science and Engineering, 2016, 33(2): 127-133.(in Chinese)

【電子與信息科學(xué) / Electronics and Information】