一種900 V超結(jié)VDMOSFET器件的設(shè)計與仿真*

楊永念

（重慶郵電大學光電工程學院，重慶 400065）

一種900 V超結(jié)VDMOSFET器件的設(shè)計與仿真*

楊永念

（重慶郵電大學光電工程學院，重慶 400065）

功率MOSFET在現(xiàn)代電子工業(yè)中已經(jīng)得到了廣泛的運用，然而在高壓功率MOSFET器件中，如何平衡功率MOSFET的擊穿電壓與導通電阻的沖突一直是研究熱點。結(jié)合超結(jié)理論和傳統(tǒng)功率VDMOSFET的生產(chǎn)工藝設(shè)計了一款高壓超結(jié)VDMOSFET器件，運用半導體器件仿真軟件對器件結(jié)構(gòu)進行優(yōu)化，得到P柱區(qū)和N柱區(qū)摻雜濃度和厚度的最優(yōu)值和工藝參數(shù)。仿真結(jié)果表明，設(shè)計的超結(jié)VDMOSFET器件擊穿電壓和導通電阻分別為946 V和0.83 Ω，很好地平衡了功率MOSFET擊穿電壓與導通電阻的沖突。

功率MOSFET；超結(jié)VDMOSFET；導通電阻；擊穿電壓

1　引言

功率MOSFET器件在低壓環(huán)境中的運用已經(jīng)占據(jù)主導地位，然而在高頻高壓環(huán)境中，由于擊穿電壓和導通電阻之間的矛盾一直未被很好地解決，功率MOSFET在高頻高壓環(huán)境中的運用受到很大限制［1］。盡管20世紀80年代初期提出的IGBT產(chǎn)品在一定程度上緩解了這個問題，但是由于IGBT引入的三極管結(jié)構(gòu)中存儲的少子電荷很難快速消除，導致其開關(guān)速度很大程度上低于MOSFET［2］。

1988年，飛利浦公司D J Coe將超結(jié)結(jié)構(gòu)運用在高壓橫向MOSFET中，生產(chǎn)出橫向高壓超結(jié)功率MOSFET，以此生產(chǎn)出來的超結(jié)功率MOSFET在保持相同擊穿電壓的同時具有很小的導通電阻，超結(jié)功率MOSFET的概念開始進入人們的視線［3］。1993年，電子科技大學陳星弼教授將縱向功率MOSFET中漂移層用交叉的P/N柱區(qū)結(jié)構(gòu)代替，形成縱向超結(jié)功率MOSFET［4］。目前VISHAY、INFENION等國外著名半導體制造公司已經(jīng)有超結(jié)功率MOSFET的產(chǎn)品生產(chǎn)，如INFENION公司最新的CoolMOSTMC6、C7系列［5］。然而由于國內(nèi)生產(chǎn)技術(shù)和工藝水平等原因限制，很少有公司可以生產(chǎn)出性能很好的超結(jié)功率MOSFET，相應(yīng)的設(shè)計理論及制造工藝也很少有學者去研究與討論。

論文設(shè)計了一款同時具有高擊穿電壓和低導通電阻的超結(jié)功率VDMOSFET，并且對超結(jié)VDMOSFET的結(jié)構(gòu)、工藝制造和運作機理做了簡單的分析，通過半導體模擬仿真軟件SILVACO［6～7］對超結(jié)VDMOSFET模型結(jié)構(gòu)參數(shù)進行優(yōu)化，最終確定器件最優(yōu)結(jié)構(gòu)和相應(yīng)的制造工藝，然后對所設(shè)計的超結(jié)VDMOSFET器件的核心電特性進行了仿真分析。

2　超結(jié)VDMOSFET的結(jié)構(gòu)分析與工藝設(shè)計

圖1為超結(jié)VDMOSFET的結(jié)構(gòu)平面圖，相對于傳統(tǒng)VDMOSFET結(jié)構(gòu)，此結(jié)構(gòu)將傳統(tǒng)VDMOSFET輕摻雜的N-外延層改為了P柱區(qū)和N柱區(qū)相互交叉的重摻雜區(qū)。以圖1所示的P溝道超結(jié)VDMOSFET為例，當其正向?qū)〞r，電子從源區(qū)由溝道流過N柱區(qū)，進入襯底，最后流到漏極。當其接反向電壓時，外延層中N/P柱區(qū)將形成橫向的電場，平衡掉N柱區(qū)多余的載流子，能夠極大地提高超結(jié)VDMOSFET的擊穿電壓。

圖1　平面柵N型超結(jié)VDMOSFET平面結(jié)構(gòu)圖

與傳統(tǒng)工藝相比，超結(jié)VDMOSFET的制造工藝流程主要多出了超結(jié)結(jié)構(gòu)的形成［4］。超結(jié)結(jié)構(gòu)的制造主要有兩種方法：（1）多步外延與多步離子注入相結(jié)合；（2）深槽刻蝕與外延填槽相結(jié)合。方法（1）由于后面每次離子注入會對前面外延層區(qū)域摻雜濃度造成影響，使得形成的柱區(qū)濃度不均勻，并且由于離子相互擴散，形成類似“糖葫蘆”狀的柱區(qū)，致使P柱區(qū)和N柱區(qū)之間的電荷平衡很難維持。方法（2）可以直接控制填充物質(zhì)的摻雜濃度，更加便于保持N/P柱區(qū)的電荷平衡。因此本次設(shè)計采用深槽刻蝕來制造。

超結(jié)VDMOSFET的溝道形成將采用與傳統(tǒng)VDMOSFET相同的“自對準”雙擴散工藝，利用源極和柵極多晶硅柵作為P阱和n+源區(qū)的掩模，通過雙擴散差來得到溝道區(qū)域。

圖2所示為一個P溝道超結(jié)VDMOSFET制造工藝平面圖，具體核心工藝設(shè)置見表1。

圖2　平面柵N型超結(jié)VDMOSFET工藝流程示意圖

表1　關(guān)鍵工藝步驟參數(shù)設(shè)置

超結(jié)VDMOSFET主要設(shè)計參數(shù)指標：BV=900 V，RDS（on）=0.9 Ω，VGS=2～4 V，Ptot=150 W。為了使所設(shè)計的超結(jié)VDMOSFET有最小的導通電阻，設(shè)置N柱區(qū)和P柱區(qū)有相同的寬度。由超結(jié)理論確定所設(shè)計的超結(jié)VDMOSFET的結(jié)構(gòu)參數(shù)［8～9］。超結(jié)VDMOSFET的幾何參數(shù)：（1）

其中CP為N/P柱區(qū)寬度，tepi為N/P柱區(qū)的厚度。

通過目標參數(shù)BV=900 V計算N/P柱區(qū)的臨界擊

為了結(jié)構(gòu)尺寸的合理化，選擇所設(shè)計的超結(jié)VDMOSFET幾何參數(shù)為0.1，將計算所得到的N/P柱區(qū)厚度帶入式（1）得到N/P柱區(qū)的寬度。

N/P柱區(qū)摻雜濃度的計算：

其中ε為硅的相對介電常數(shù)，q為電子電荷量。計算可得EC=3.28×105V·cm-1，tepi=54.8 μm，CP=7.38 μm，Na=Nd=3.3×1015cm-3。由于超結(jié)VDMOSFET的擊穿電壓主要與P/N柱區(qū)厚度和P/N柱區(qū)的電荷平衡相關(guān)，而導通電阻的大小主要受到P/N柱區(qū)摻雜濃度的影響。為了確保目標參數(shù)設(shè)計達到指標，我們將首先對P/N柱區(qū)的厚度和摻雜濃度進行優(yōu)化，然后對所設(shè)計的器件進行建模，最后對器件性能進行仿真分析。

3　仿真分析

在前面分析的基礎(chǔ)上，可知道保持N柱區(qū)和P柱區(qū)的電荷平衡（CNNd=CPNa），能夠最有效地提高超結(jié)VDMOSFET的擊穿電壓。假定N柱區(qū)和P柱區(qū)的寬度一樣，則理論上只需確定N/P柱區(qū)有相同的摻雜濃度即可確保它們的電荷平衡。仿真過程將首先通過SILVACO仿真工具對N/P柱區(qū)厚度和濃度進行優(yōu)化選擇，然后將選定的參數(shù)重新建模，并且對其進行目標參數(shù)驗證仿真。

3.1N柱區(qū)和P柱區(qū)厚度的選擇

雖然前面已經(jīng)通過計算得到了P/N柱區(qū)厚度為54.8 μm，但是在實際仿真和工藝中，超結(jié)VDMOSFDET高濃度摻雜的襯底會向P/N柱區(qū)擴散，導致有效P/N柱區(qū)厚度減小，所以需要對其厚度進行優(yōu)化選擇。仿真初始設(shè)置N柱區(qū)和P柱區(qū)的厚度和寬度分別為54.8 μm和7.4 μm，N/P柱區(qū)摻雜濃度為3.3×1015cm-3。其余參數(shù)設(shè)置以傳統(tǒng)高壓功率VDMOSFET的參數(shù)為依據(jù)設(shè)置［10］。

圖3為P/N柱區(qū)溝槽深度與擊穿電壓和導通電阻的關(guān)系。通過圖3可知器件擊穿電壓和比導通電阻都隨著P/N柱區(qū)溝槽深度的增大而增大。為了滿足器件設(shè)計目標的擊穿電壓900 V，由圖3所示數(shù)據(jù)分析，經(jīng)過折衷考慮，選擇溝槽深度為56 μm。

圖3　P/N柱區(qū)溝槽深度與擊穿電壓和比導通電阻的關(guān)系

3.2P柱區(qū)濃度優(yōu)化

在優(yōu)化選擇好N/P柱區(qū)厚度后，雖然P/N柱區(qū)所設(shè)置的初始寬度和摻雜濃度相同，但是由于襯底、P阱與P/N柱區(qū)相互之間電荷擴散，會導致P柱區(qū)與N柱區(qū)摻雜濃度的不平衡，使得所設(shè)計的器件在被擊穿時，P/N柱區(qū)電荷未被完全耗盡而影響所設(shè)計器件的擊穿電壓大小。所以需要對P柱區(qū)進行濃度優(yōu)化仿真。設(shè)置P/N柱區(qū)厚度為56 μm，N柱區(qū)摻雜濃度為3.3×1015cm-3。圖4為P柱區(qū)摻雜濃度與擊穿電壓和比導通電阻的關(guān)系。由圖4可看到P柱區(qū)摻雜濃度的大小對比導通電阻的影響不大，而擊穿電壓隨著P柱區(qū)摻雜濃度的升高而升高，直至達到電荷平衡，擊穿電壓開始下降。P柱區(qū)摻雜濃度在3.6×1015cm-3時，擊穿電壓最大。

圖4　P柱區(qū)摻雜濃度與擊穿電壓和比導通電阻的關(guān)系

3.3仿真建模

通過上面的分析，最終選定N/P柱區(qū)厚度為56 μm，N柱區(qū)摻雜濃度為3.3×1015cm-3，P柱區(qū)摻雜濃度為3.6×1015cm-3，P/N柱區(qū)寬度為7.4 μm。

通過SILVACO軟件仿真時的核心步驟參數(shù)設(shè)置如表1所示。

流程1和2確定N/P柱區(qū)厚度和寬度分別為56 μm、7.4 μm，摻雜濃度分別為3.3×1015cm-3、3.6×1015cm-3，比傳統(tǒng)功率MOSFET的摻雜濃度要高1～2個數(shù)量級。高的柱區(qū)摻雜濃度有效地降低了器件的柱區(qū)電阻，使得寄生在超結(jié)VDMOSFET中的三級管更加難以導通，有效避免了寄生三極管導通所引起的二次擊穿。流程3采用1 000～600 ℃均勻變溫退火，更好地將淀積的P柱區(qū)與外延N柱區(qū)結(jié)合在一起，形成PN結(jié)。流程4保證P阱區(qū)高濃度的摻雜濃度，使P+區(qū)與多晶硅柵形成良好的歐姆接觸。流程6中P-區(qū)2×1017cm-3的摻雜濃度，相對于P+區(qū)低濃度的摻雜，有效控制了器件的閾值電壓。流程7高濃度的源區(qū)摻雜使得源區(qū)與金屬電極形成良好的歐姆接觸。

根據(jù)所設(shè)定的參數(shù)，對超結(jié)VDMOSFET建模如圖5所示，P/N柱區(qū)厚度為56 μm，寬度為7.4 μm，P阱結(jié)深Xjp+=2.5 μm，溝道結(jié)深Xjp-=1.7 μm，源區(qū)結(jié)深Xjn=0.4 μm，溝道寬度約1.3 μm。

圖5　超結(jié)VDMOSFET仿真平面二維圖

表2 超結(jié)VDMOSFET結(jié)構(gòu)參數(shù)

3.4目標參數(shù)驗證仿真

對所設(shè)計超結(jié)VDMOSFET的工藝模型進行仿真，驗證所設(shè)計模型的目標參數(shù)是否達到預(yù)期目標。仿真圖形如圖6～圖8所示。

圖6、圖7、圖8為超結(jié)VDMOSFET設(shè)計指標的仿真圖。圖6為超結(jié)VDMOSFET擊穿電壓圖，截取擊穿電壓數(shù)值為946 V，大于目標設(shè)計參數(shù)BVDSS=900 V。超結(jié)VDMOSFET的擊穿電壓主要與N/P柱區(qū)深度和電荷平衡有關(guān)。在已經(jīng)對P柱區(qū)電荷濃度進行優(yōu)化完成的前提下，如果擊穿電壓沒有達到預(yù)期的900 V，則適當增加N/P柱區(qū)的厚度，重新建模仿真。圖7為超結(jié)VDMOSFET導通電阻隨溫度變化的曲線，截取T=25 ℃時，RDS（on）=0.83 Ω，比設(shè)計要求的導通電阻0.9 Ω小。對于擊穿電壓超過600 V的功率MOSFET，導通電阻主要匯集在外延層區(qū)，而超結(jié)VDMOSFET在外延層（N/P柱區(qū)）高出傳統(tǒng)功率MOSFET外延層1～2個數(shù)量級的摻雜濃度，極大地降低了其導通電阻。圖8是在不考慮超結(jié)VDMOSFET自加熱特性時，耗散功率與環(huán)境溫度的關(guān)系，圖中顯示，在室溫T=25 ℃時，其耗散功率為153 W，滿足設(shè)計要求。

圖6　超結(jié)VDMOSFET擊穿特性

圖7　超結(jié)VDMOSFET導通電阻隨溫度變化曲線

圖8　超結(jié)VDMOSFET耗散功率隨溫度變化曲線

3.5器件電特性參數(shù)的仿真

圖9為所設(shè)計的超結(jié)VDMOSFET的I/V特性圖，漏極電流ID隨著VDS的增大而增大，當VDS＜＜2（VGS-VTH）時，超結(jié)VDMOSFET工作在深三極管區(qū)，此時電壓與電流的函數(shù)近乎是一條直線，器件可等效為一個電阻。當VDS繼續(xù)增大，直到VDS＜VGS-VTH時，器件工作進入三極管區(qū)，此時溝道內(nèi)自由電子數(shù)減少且溝道變薄，使得其溝道電阻增大，所以ID隨著VDS增長速率變慢。當VDS＞VGS-VTH，器件工作在飽和區(qū)，此時電子在耗盡區(qū)內(nèi)的漂移速度達到飽和速度。而隨著VDS的繼續(xù)增大，使電子所需要通過的有效溝道長度逐漸減小，漏極電流會緩慢上升。相比于很多大電流的功率MOSFET，此超結(jié)VDMOSFET由于正向?qū)〞rP柱區(qū)不參與電子的流通，其額定電流會相對較小。

圖9　超結(jié)VDMOSFET的I/V特性圖

圖10為超結(jié)VDMOSFET電容特性，隨著電壓的升高，器件內(nèi)部寄生電容逐漸下降。將其與VISHAY公司型號為IRFPF40、900 V高壓功率MOSFET的電容特性相比較，此超結(jié)VDMOSFET的輸入電容Ciss和反向傳輸電容Crss比IRFPF40更低，尤其是輸入和輸出電容。這是由于超結(jié)VDMOSFET外延層區(qū)域插入的P柱區(qū)，使得寄生電容的等效極板有效面積減小，從而減小了寄生電容。而功率MOSFET的開關(guān)速率與輸入電容的充放電速率密切相關(guān)，更低的輸入電容確保了超結(jié)VDMOSFET的開關(guān)速率。反向傳輸電容的降低對MOSFET防止二次擊穿和預(yù)防器件誤導通有重大的意義。從圖10中可以看到Coss在低壓條件下，由于超結(jié)VDMOSFET外延層N/P柱區(qū)未被耗盡的緣故，漏源兩端的寄生電容會相對很大，但當電壓大于300 V以上時，漏源兩端的寄生電壓會降到很低，Coss變的只有十幾皮法。所設(shè)計的超結(jié)VDMOS更加適合在高壓高頻領(lǐng)域環(huán)境使用。

由仿真結(jié)果，對超結(jié)VDMOSFET的部分核心參數(shù)與IRFPF40進行了對比，如表3所示。在同為900 V擊穿電壓級別的功率MOSFET器件中，所設(shè)計的超結(jié)VDMOSFET具有良好的U/I特性，閾值電壓為3.1 V，電容特性在高壓環(huán)境也明顯優(yōu)于IRFPF40，導通電阻只有IRFPF40的三分之一。

此次超結(jié)VDMOSFET的設(shè)計中，N/P柱區(qū)電荷平衡優(yōu)化通過軟件仿真完成，能夠很好地確保所設(shè)計器件的良好性能。然而在實際工藝操作中，由于受到襯底對P柱區(qū)的反向擴散、溝道形成時多次離子注入工藝以及多次退火工藝等影響，如何維持N/P柱區(qū)的電荷平衡，將成為器件流片的一大難點。

圖10　超結(jié)VDMOSFET電容特性

表3　核心參數(shù)對比

4　結(jié)論

本文較詳細地分析了超結(jié)VDMOSFET的設(shè)計原理，并對其工藝實現(xiàn)進行了分析，借助半導體器件仿真軟件對超結(jié)VDMOSFET結(jié)構(gòu)參數(shù)進行仿真優(yōu)化分析，給出了超結(jié)VDMOSFET具體核心工藝參數(shù)設(shè)置和簡要的工藝流程圖。然后對所設(shè)計器件的目標參數(shù)進行了仿真驗證，并且將仿真得到的參數(shù)與傳統(tǒng)VDMOSFET IRFPF40的參數(shù)進行比較。在同等級別擊穿電壓下，得到的超結(jié)VDMOSFET電容特性優(yōu)于IRFPF40，且導通電阻約為IRFPF40的三分之一。

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Design and Simulate of High Voltage S-J VDMOSFET

YANG Yongnian
（Chongqing University of Posts and Telecommunications， Chongqing 400065， China）

Power MOSFET in modern times has been widely used in electronic industry. In high-voltage power MOSFET device， it's still not solved that how to balance the contradiction of the breakdown voltage and the on resistance of power MOSFET. The article combine with super-junction theory and manufacturing process of the traditional power VDMOSFET to design a high voltage super-junction MOSFET， and using the semiconductor device simulation software to optimize the structure of device. Get column P and N column of doping concentration and thickness of the optimal value and process parameters. The simulation results show that the S-J VDMOSFET with breakdown voltage of 946 V and on resistance of 0.83 Ω. It solved the conflict of balance between the breakdown voltage and on resistance of the power MOSFET perfectly.

power MOSFET； super-junction VDMOSFET； on resistance； breakdown voltage

TN305

A

1681-1070（2015）03-0029-06

楊永念（1990—），男，碩士研究生，研究方向為半導體器件設(shè)計和制造。

2015-01-23

重慶市教委科學技術(shù)研究項目（KJ120505）