PVT恒定高精度亞閾值CMOS電壓基準(zhǔn)源

吳　瑤，龔　敏，高　博

（四川省微電子技術(shù)重點(diǎn)實(shí)驗(yàn)室，成都 610064）

PVT恒定高精度亞閾值CMOS電壓基準(zhǔn)源

吳瑤，龔敏，高博

（四川省微電子技術(shù)重點(diǎn)實(shí)驗(yàn)室，成都 610064）

提出一種基于SMIC 65 nm標(biāo)準(zhǔn)CMOS工藝庫(kù)的高精度電壓參考源電路。對(duì)3種不同類型偏置于亞閾值區(qū)的NMOSFET進(jìn)行了討論，采用無(wú)電阻溫度補(bǔ)償對(duì)溫度進(jìn)行高階補(bǔ)償，可以減小對(duì)工藝、電壓、溫度的敏感性。仿真結(jié)果表明：在不同工藝角下，電源電壓、溫度使基準(zhǔn)電壓Vref的變化僅為±1.36%。電壓參考源的溫度系數(shù)大約為4.5×10-6℃-1，電源線性調(diào)制率為2.1% mV·V-1，最小工作電壓僅為0.56 V。

亞閾值MOSFET；電壓基準(zhǔn)源；PVT恒定；低工作電壓

1　引言

電壓基準(zhǔn)源作為模擬電路基本模塊，主要應(yīng)用于ADC / DAC、鎖相環(huán)等電路［1］。隨著溝道尺寸的減小，深亞微米下器件耐壓性能降低，同時(shí)為滿足低壓供電，電源電壓不超過(guò)1 V［2］，此時(shí)三極管不能正常工作（pn結(jié)壓降0.7 V），因此低壓低功耗高精度的亞閾值基準(zhǔn)源電源管理芯片的設(shè)計(jì)與研究尤為重要。

PVT（工藝、電壓、溫度）的波動(dòng)程度決定了基準(zhǔn)源的性能，TC（溫度系數(shù)）值、工作電壓、線性調(diào)整率（直流電源抑制比）和功耗［1～2］均是衡量基準(zhǔn)源好壞的重要參數(shù)。為了降低基準(zhǔn)源對(duì)溫度的敏感性，一般需要對(duì)電路進(jìn)行高階溫度補(bǔ)償。多數(shù)電路采用 PTC（正溫度系數(shù)）熱敏電阻和NTC（負(fù)溫度系數(shù)）熱敏電阻對(duì)基準(zhǔn)源溫度進(jìn)行高階補(bǔ)償。然而，由于熱敏電阻大小隨工藝變化顯著（±25%），而且溫漂可達(dá)上千10-6℃-1［3］，導(dǎo)致基準(zhǔn)源穩(wěn)定性降低。為保證芯片性能，流片后必須對(duì)電阻進(jìn)行修調(diào)，而深亞微米工藝下，電阻修調(diào)難度變大，不僅增加工藝步驟、提高工藝難度而且還帶來(lái)了成本的提高。

本文采用線性補(bǔ)償機(jī)制代替電阻對(duì)溫度高階進(jìn)行補(bǔ)償，無(wú)需后續(xù)修調(diào)，減少工藝步驟，節(jié)約了成本。

基準(zhǔn)源模塊低壓低功耗特性與低線性調(diào)整率存在折中關(guān)系。電路設(shè)計(jì)中通常采用折疊共源共柵結(jié)構(gòu)來(lái)提高直流電源抑制比［4］，同時(shí)MOS管類型與基準(zhǔn)源工作電壓密切相關(guān)，因此本文采用工作在飽和區(qū)的LVT（低閾值電壓晶體管）代替NVT（正常閾值電壓晶體管）保證電源抑制比，同時(shí)降低基準(zhǔn)源工作電壓。最后，深亞微米工藝由于溝道尺寸的減小，工藝影響器件特性從而影響電路性能，電路中基準(zhǔn)源正負(fù)溫度系數(shù)電路采用不同閾值電壓MOS組合，以減小由工藝變化帶來(lái)的影響。

2　PTAT和CTAT產(chǎn)生電路

基準(zhǔn)源一階基準(zhǔn)電路是由與溫度成正比（PTAT）模塊和與溫度成反比（CTAT）模塊組合而成。把PTAT和CTAT電流（IPTAT，ICTAT）按M1和M2比例擴(kuò)大或者減小再疊加起來(lái)產(chǎn)生一個(gè)基準(zhǔn)電流［5］。然而，由于硅器件溫度項(xiàng)的非線性性，一階輸出電壓不可能與溫度無(wú)關(guān)，并且一階電路的輸出電壓溫漂系數(shù)可達(dá)幾十或者上百10-6℃-1，3.3節(jié)將通過(guò)高階溫度補(bǔ)償?shù)玫揭粋€(gè)精準(zhǔn)基準(zhǔn)電壓源。最后，把電流輸出到一個(gè)電阻得到基準(zhǔn)電壓Vref。

通常亞閾值CMOS基準(zhǔn)電壓源正溫度電流系數(shù)都由MOS的柵源電壓產(chǎn)生，當(dāng)MOS工作在亞閾值區(qū)，漏電流和柵源電壓表達(dá)式［6］如式（1）、式（2）：

其中η為亞閾值斜率，是常數(shù)，IS是特定電流，表達(dá)式為［2］：

由式（1）、式（2）、式（3）表達(dá)式有：

根據(jù)式（4）Vout表達(dá)式，令，當(dāng)μN(yùn)1Cox.N1＞μN(yùn)2Cox.N2out，顯然，V具有負(fù)溫度特性；反之μN(yùn)1Cox.N1＜μN(yùn)2Cox.N2時(shí)，Vout具有正溫度特性。此外，如果N1、N2是相同類型的NMOS，則可改變其寬長(zhǎng)比，得到不同溫度系數(shù)的Vout。

對(duì)于任何尺寸的CMOS標(biāo)準(zhǔn)工藝庫(kù)中的工藝參數(shù)，有：

（μCox）HVT＜（μCox）NVT＜（μCox）LVT由Vout表達(dá)式可知，當(dāng)NMOS處于亞閾值區(qū)時(shí)，高閾值電壓（NVT）NMOS的Vgs負(fù)溫度系數(shù)最明顯，其次是正常閾值Vgs電壓（NTV）NMOS，低閾值電壓（LVT）NMOS的負(fù)溫度特性最弱。因此，PTAT和CTAT由兩組不同閾值電壓的NMOS組合而成。本電路中采用一對(duì)工作在亞閾值區(qū)的HVT和LVT管，通過(guò)它們的柵源電壓差產(chǎn)生CTAT電壓；同理再由一對(duì)HVT管柵源電壓差和一對(duì)NVT管柵源電壓差，兩對(duì)管柵源對(duì)再取差得到PTAT電壓。

如圖1（a），當(dāng)N1為L(zhǎng)VT，N2為HVT，可以得到一個(gè)CTAT產(chǎn)生模塊，同理在圖1（b）中，令N11、 N12為HVT，N21、N22為NVT，從而得到PTAT 電壓產(chǎn)生模塊。

圖1　CTAT、PTAT產(chǎn)生模塊

圖2和圖3分別基于MOS柵源差得到CTAT和PTAT電壓與溫度在不同工藝角下的仿真曲線。由圖2可知在相同的溫度范圍內(nèi)（-50～150 ℃），電壓減小或者增大的幅度是一致的（約35 mV），即其正、負(fù)溫度系數(shù)的絕對(duì)值相等。此外，VCTAT和VPTAT不同工藝角（ff、tt、ss）下的仿真曲線也一致。

圖2　VCTATff、tt、ss 模型下仿真曲線

圖3　VPTATff、tt、ss 模型下仿真曲線

3　抗PVT變化優(yōu)化方案

本節(jié)的主要目的是獲得高精度抗PVT（工藝、電壓、溫度）的亞閾值CMOS電壓基準(zhǔn)。圖4顯示核心電路不包括啟動(dòng)模塊，啟動(dòng)電路可參考文獻(xiàn)［7］，補(bǔ)償電路設(shè)計(jì)見(jiàn)第四節(jié)。

3.1抗工藝變化

深亞微米工藝下，工藝偏差會(huì)導(dǎo)致器件的參數(shù)偏差很大及非理想效應(yīng)，從而影響基準(zhǔn)電壓源的精度穩(wěn)定性。為了降低生產(chǎn)和不匹配因素帶來(lái)的誤差，本文提出了三種方法：當(dāng)MOS工作在亞閾值區(qū)，Vth太小則會(huì)因工藝變化容易擺脫亞閾值區(qū)［8］，導(dǎo)致電路狀態(tài)不穩(wěn)定，因此本文采用HVT和NVT組合產(chǎn)生正負(fù)溫度電流。此外電流鏡失配也可導(dǎo)致不匹配和錯(cuò)誤，因此電流鏡的MOS不采用最小尺寸［4］。最后，電阻的大小以及溫漂隨工藝變化十分明顯，而標(biāo)準(zhǔn)CMOS工藝庫(kù)中沒(méi)有理想電阻，同時(shí)多晶硅電阻受工藝影響偏差比N阱電阻小［4］，所以本文均采用多晶硅電阻。

3.2抗電源電壓變化

基準(zhǔn)源的電壓特性不僅要滿足高電源抑制比而且同時(shí)要滿足低電壓工作［9］。由圖4可得：

Vref=（K1·ICTAT+K2·IPTAT）·R（5）

即：Vref只和ICTAT和IPTAT有關(guān)，如果IPTAT和ICTAT不隨電源電壓變化，則 Vref也保持不變。

共源共柵結(jié)構(gòu)具有高輸出電阻［9］，因此本文采用共源共柵結(jié)構(gòu)的放大器（V-I轉(zhuǎn)換結(jié)構(gòu)）來(lái)提高電路的電源抑制比。而共源共柵結(jié)構(gòu)帶來(lái)高電源抑制比的同時(shí)也會(huì)引起更高的工作電壓，因而在基準(zhǔn)電壓源高電源抑制比以及低工作電壓這兩個(gè)參數(shù)之間存在一個(gè)折中［10］。在圖4中，除了N1、N2、N11、N12、N21和N22等NMOS管偏置在亞閾值區(qū)，所有的器件都工作在飽和區(qū)，對(duì)處于飽和區(qū)的器件不采用最小溝道長(zhǎng)度，不同工藝角下閾值電壓的波動(dòng)幾乎不影響電路特性。此外最小的工作電壓與器件的閾值電壓大小密切相關(guān)［6］。而SMIC 65 nm標(biāo)準(zhǔn)CMOS工藝庫(kù)中NMOS HVT（高閾值電壓晶體管）的閾值電壓約為0.43 V，而電源電壓一般小于等于1.2 V，這樣如果共源共柵結(jié)構(gòu)采用HVT則不能保證其工作在飽和區(qū)，而采用NVT 和LVT能滿足靜態(tài)工作點(diǎn)要求。當(dāng)處于飽和區(qū)時(shí)，HVT相當(dāng)于長(zhǎng)溝道器件，LVT相當(dāng)于短溝道器件。同時(shí)由于LVT比NVT具有更低的閾值電壓，因此可把基準(zhǔn)源工作在飽和區(qū)的所有器件用低閾值電壓器件替代，在保證高電源抑制比的同時(shí)也能達(dá)到低電壓供電，第四節(jié)的仿真結(jié)果表明這種方法有效地把最低工作電壓從0.89 V降到0.56 V。

3.3溫度補(bǔ)償方案

通常基準(zhǔn)源一階電路溫度系數(shù)可達(dá)幾十或者上百10-6℃-1，圖5為一階核心電路仿真結(jié)果，因而需要一個(gè)高階溫度補(bǔ)償電路來(lái)進(jìn)一步減少由溫度變化（-50～150 ℃）引起的誤差。由于電阻補(bǔ)償很容易受工藝變化影響［1］，因此本文用分段線性補(bǔ)償（原理圖見(jiàn)圖6）來(lái)對(duì)溫度進(jìn)行高階補(bǔ)償。

圖5　基準(zhǔn)電壓源一階電路ff、tt、ss模型溫漂曲線

圖6　分段線性補(bǔ)償原理圖［6］

分段線性補(bǔ)償原理為：

由式（6）可知，線性分段補(bǔ)償模塊能在特定溫度下產(chǎn)生正負(fù)溫度補(bǔ)償電流，如圖5所示，當(dāng)T＞50℃，K1·ICTAT＞K2·IPTAT，Vref表現(xiàn)負(fù)溫度特性電壓，因而需要補(bǔ)償一個(gè)正溫度系數(shù)電流。因此圖6中讓I1= K21·IPTAT，I2=K11·ICTAT，同時(shí)滿足K11·ICTAT＜K21·IPTAT，最后得到正溫度特性電流Ic。當(dāng)T＜50℃，Vref表現(xiàn)正溫度特性電壓，I1=K12·ICTAT，I2= K22·IPTAT，同時(shí) K11·ICTAT＞K21·IPTAT，得到一個(gè)負(fù)溫度特性補(bǔ)償電流Ic。

通過(guò)上述補(bǔ)償機(jī)理，三階電路可以由兩個(gè)分段線性模塊疊加到一階電路得到，表達(dá)式為：

Iout=M1×IPTAT+M2×ICTAT+N1×Ic1+N2×Ic2（7）

很明顯補(bǔ)償階數(shù)越高，基準(zhǔn)源對(duì)溫度敏感性能越低，此外分段線性補(bǔ)償模塊具有可復(fù)制性和疊加性，類推得到五階補(bǔ)償電路。數(shù)學(xué)表達(dá)式為：

Iout=M1×IPTAT+M2×ICTAT+N1×Ic1+N2×Ic2+N3×Ic1+N4×Ic2（8）

4　仿真結(jié)果與討論

4.1仿真結(jié)果

圖7（a）、（b）所示為基準(zhǔn)電壓源同種結(jié)構(gòu)下分別采用普通閾值電壓MOS管和低閾值電壓MOS管不同工藝角下對(duì)基準(zhǔn)源的線性調(diào)整率的仿真結(jié)果。由圖可知（a）、（b）線性調(diào)整率分別為4.7% mV·V-1和2.1% mV·V-1。同時(shí)，當(dāng)全部采用工作在飽和區(qū)的NVT晶體管設(shè)計(jì)時(shí)，如圖7（a），電路的最低工作電壓約為0.9 V。當(dāng)用LVT晶體管替代時(shí)，最低工作電壓顯著下降，如圖7（b），僅為0.56 V。

圖7　NVT和LVT不同工藝角下線性調(diào)整率曲線

圖8為基準(zhǔn)源五階補(bǔ)償電路不同工藝角下溫度特性曲線。仿真結(jié)果表明，在-50～150℃溫度范圍內(nèi)，tt模型下溫漂大小約為4.5×10-6℃-1，ff、ss模型下溫漂也均不超過(guò)10×10-6℃-1，此外不同工藝角下Vref變化量?jī)H為±1.36%，對(duì)工藝變化敏感度低。圖9為基準(zhǔn)電壓源一階、三階、五階溫漂的蒙特卡諾圖（取3000樣本，橫坐標(biāo)表示溫度系數(shù)，縱坐標(biāo)表示區(qū)間內(nèi)樣本數(shù)），進(jìn)一步驗(yàn)證了本文設(shè)計(jì)的亞閾值基準(zhǔn)電壓源低溫漂特性。

4.2結(jié)果分析

將本文與其他參考文獻(xiàn)進(jìn)行對(duì)比，結(jié)果如表1所示。參考文獻(xiàn)［10］的結(jié)構(gòu)是利用多晶硅電阻對(duì)溫度進(jìn)行補(bǔ)償，盡管溫漂低，但流片后需要修調(diào)。參考文獻(xiàn)［2］缺乏高階溫度補(bǔ)償。文獻(xiàn)［9］只采用普通閾值電壓MOS共源共柵結(jié)構(gòu)，因此盡管保證了線性調(diào)整率低但是其最小工作電壓大。文獻(xiàn)［6］只使用微電流鏡，盡管保證工作電壓低但是易受電源電壓影響。在本文中，共源共柵模塊組成的LVT用來(lái)保證低的線性調(diào)整率和工作電壓。此外，提出采用分段線性溫度補(bǔ)償電路（無(wú)電阻）進(jìn)行高階補(bǔ)償。仿真結(jié)果表明本文設(shè)計(jì)的亞閾值CMOS基準(zhǔn)電壓源綜合性能最優(yōu)。

圖8　基準(zhǔn)電壓源五階電路ff、tt、ss模型溫漂曲線

5　總結(jié)

本文基于SMIC 65 nm標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)了一種抗PVT變化的亞閾值基準(zhǔn)電壓源，用飽和區(qū)低閾值電壓的MOS管全部代替普通閾值電壓MOS管，在保證線性調(diào)整率（2.1% mV·V-1）的同時(shí)也能達(dá)到低壓工作（0.56 V）。此外，高階電路采用分段線性（無(wú)電阻）補(bǔ)償使得電路在很寬溫度范圍（-50～150 ℃）內(nèi)依舊保持極低的溫度敏感性（TC=4.5×10-6℃-1）。最后，基準(zhǔn)源采用工作在亞閾值區(qū)不同閾值電壓的MOS閾值電壓差產(chǎn)生正負(fù)溫度電流，從而降低了工藝對(duì)單個(gè)MOS的影響，Vref偏差僅為±1.36%。

圖9　基準(zhǔn)電壓源一階、三階、五階溫漂的蒙特卡諾圖

表1　本文與其他文獻(xiàn)的對(duì)比

［1］ Gupta， Vishal. An accurate， trimless， high PSRR， lowvoltage， CMOS bandgap reference IC ［D］. Ph.D Dissertation， Georgia Institute of Technology， 2007.

［2］ Anvesha A， Maryam Shojaei Baghini. A Sub-1 V 32 nA Process， Voltage and Temperature Invariant Voltage Reference Circuit ［C］. VLSI Design and 2013 12th International Conference on Embedded Systems（VLSID），2013 ， 136.

［3］ S T Rudenko， V Kilchytska， J P Colinge， V Dessard， D Flandre. On the high-temperature subthreshold slope of thin-film SOI MOSFETs ［J］. IEEE Electron Device Letters， 2002， 23（3）： 148.

［4］ S Sengupta， K Saurabh， P E Allen. A process， voltage， and temperature compensated CMOS constant current reference ［J］. ISCAS Circuits and Systems， 2004， 1： 325.

［5］ K N Leung， P K T Mok. A CMOS Voltage Reference Based on Weighted Difference of Gate-Source Voltage between PMOS and NMOS Transistors for Low Dropout Regulators ［C］. ESSCIRC Conference， 2001， 61.

［6］ Michael David Cave. Scalable Voltage Reference for Ultra Deep Submicron Technologies ［D］. Ph.D dissertation， the University of Texas at Austin， 2005.

［7］ Windels J， Van Praet C， De Pauw H， Doutreloigne J. Comparative study on the effects of PVT variations between a novel all-MOS current reference and alternative CMOS solutions ［C］. Circuits and Systems， 52nd IEEE International Midwest Symposium， 2009， 49.

［8］ Yilei Li， Yu Wang， Na Yan， Xi Tan， Hao Min. A Subthreshold MOSFET Bandgap Reference with Ultra-Low Power Supply Voltage ［C］. 2011 IEEE 9thInternational Conference， 2011， 862.

［9］ E Boufouss， P Gérard， P Simon， L A Francis， D Flandre. High Temperature and Radiation Hard CMOS SOI Subthreshold Voltage Reference ［C］. SOI-3D-Subthreshold Microelectronics Technology Unified Conference（S3S），2013， 1.

［10］ Andreou C M， Georgiou J. An all-subthreshold， 0.75 V supply， 2×10-6℃-1， CMOS Voltage Reference ［C］. Circuits and Systems（ISCAS）， 2013 IEEE International Symposium，2013， 1477.

High-precision Sub-threshold CMOS Voltage Reference with PVT Invariant

WU Yao， GONG Min， GAO Bo
（Key Laboratory of Micro-Electronics Technology of Sichuan Province， Chengdu 610064， China）

The paper presents a pure CMOS high precision voltage reference circuit based on the subthreshold MOSFETs with the SMIC 65 nm standard CMOS process technique. Three different types of NMOSFETs and further resister-less temperature compensation are used to reduce process， voltage and temperature（PVT）sensitivity. Simulation result shows that voltage and temperature varies have little effect on the current according different process corners（Vrefvariation is only ±1.36%）. Temperature and power supply sensitivity of the reference voltage is 4.5×10-6℃-1（-500～1 500℃）and 2.1% mV·V-1. In addition， the supply voltage is about 0.56 V.

sub-threshold MOSFETS； voltage reference； PVT invariant； low supply voltage

TN402

A

1681-1070（2015）03-0009-05

吳瑤（1990—），女，江西南昌人，四川大學(xué)碩士研究生，研究方向?yàn)槌笠?guī)模集成電路設(shè)計(jì)。

2015-01-22