一種滯回比較器設(shè)計

薛騰飛，朱　江，喬　明

（1. 電子科技大學(xué)電子薄膜與集成器件國家重點(diǎn)實驗室，成都 610054；2. 遼寧錦榜電氣有限公司，沈陽 110141）

一種滯回比較器設(shè)計

薛騰飛1，朱江2，喬明1

（1. 電子科技大學(xué)電子薄膜與集成器件國家重點(diǎn)實驗室，成都 610054；2. 遼寧錦榜電氣有限公司，沈陽 110141）

比較器廣泛應(yīng)用于模擬信號到數(shù)字信號的轉(zhuǎn)換過程中，在模-數(shù)轉(zhuǎn)換過程中，對輸入進(jìn)行采樣后的信號通過比較器以決定模擬信號的數(shù)字量。滯回比較器也叫遲滯比較器，以其優(yōu)越的抗噪聲能力在比較器中占有重要地位。描述一種滯回比較器，使用少量元件節(jié)省成本，滯回電壓閾值設(shè)計靈活，同時用P管作差分輸入管，有較高的共模輸入范圍，轉(zhuǎn)換速率快。使用0.18 μm CMOS工藝分別對轉(zhuǎn)折點(diǎn)壓差為200 mV的設(shè)計進(jìn)行仿真，仿真結(jié)果與設(shè)計預(yù)期相符合。

模數(shù)轉(zhuǎn)換；抗噪聲能力；滯回比較器

1　引言

比較器常用于保護(hù)電路，模擬輸入信號和參考電壓作為輸入信號，輸出數(shù)字信號作為控制信號。通常情況下，比較器工作在噪聲環(huán)境中并且在閾值點(diǎn)檢測信號的變化［1］。一般的快速比較器會對噪聲產(chǎn)生響應(yīng)，輸出端也存在噪聲，而滯回比較器具有很強(qiáng)的抑制噪聲能力，從而輸出符合要求的低噪聲數(shù)字信號。

本文分析了滯回比較器的原理和優(yōu)勢，介紹了一種通過外部正反饋實現(xiàn)的同相遲滯比較器結(jié)構(gòu)，并提出了一種通過內(nèi)部正反饋實現(xiàn)的同相滯回比較器設(shè)計，最后用0.18 μm、2.5 V的CMOS工藝對設(shè)計進(jìn)行了仿真分析。

2　滯回比較器原理

滯回比較器的輸入閾值是輸入或輸出的函數(shù)，當(dāng)輸入電平經(jīng)過閾值時輸出會發(fā)生改變，同時輸入閾值會隨之降低，所以在比較器的輸出又一次改變狀態(tài)之前必須回到上一閾值。當(dāng)輸入由負(fù)值正向變化的時候，到達(dá)轉(zhuǎn)折點(diǎn)VTRP+時輸出由VOL變化為VOH，此時轉(zhuǎn)折點(diǎn)發(fā)生變化，即輸入由高到低變化時，只有達(dá)到VTRP-輸出才會由VOH翻轉(zhuǎn)到VOL。

滯回比較器的優(yōu)點(diǎn)如圖1和圖2所示，工作在噪聲環(huán)境中時，如果滯回比較器的遲滯電壓幅值大于噪聲幅值，就可以很好地抑制噪聲的輸出，在保護(hù)電路中工作時可以很好地防止電平抖動引起的誤翻轉(zhuǎn)。

圖1　非滯回比較器對噪聲輸入的響應(yīng)

圖 2　滯回比較器對噪聲輸入的響應(yīng)

圖3為利用外部正反饋得到的同相滯回比較器，如圖所示比較器的最大輸出電壓和最小輸出電壓分別為VOH和VOL，兩個轉(zhuǎn)折點(diǎn)分別為VTRP-和VTRP+。VIN由負(fù)值增加到達(dá)上轉(zhuǎn)折點(diǎn)VTRP+時，

這種結(jié)構(gòu)一般VOL為負(fù)值，因此VTRP+是正值。同理求解下轉(zhuǎn)折點(diǎn)：

從而滯回閾值為：

3　本文設(shè)計的滯回比較器

本文中設(shè)計的滯回比較器基于0.18 μm、2.5 V的CMOS工藝，常用于過溫、過壓、過流、欠壓保護(hù)電路中。利用外部正反饋得到的比較器不利于集成，功耗也比較高。因此本文設(shè)計了一種新型的利用內(nèi)部正反饋實現(xiàn)的滯回比較器。

圖3　基于外部正反饋的同相滯回比較器

如圖4所示，滯回比較器的工作原理為：采用兩級開環(huán)比較器結(jié)構(gòu)，兩級比較器的輸出電壓V1外接M8和M9構(gòu)成的反相器作為輸出緩沖級，同時M8和M9組成的反相器可以接很大的容性負(fù)載而不影響比較器的響應(yīng)速度，M10和M11構(gòu)成的電流鏡為比較器提供偏置電流，PMOS管M2和M3是差分輸入管，并且M2和M3的共源節(jié)點(diǎn)構(gòu)成串聯(lián)電流反饋通路，是一條負(fù)反饋通路［2，3］，而連接M12和M13的柵-漏極電壓是正反饋通路，當(dāng)正反饋系數(shù)大于負(fù)反饋系數(shù)時，電壓的傳輸曲線就表現(xiàn)出遲滯的特性。因此在設(shè)計過程中PMOS管M2和M3與NMOS管M12、M13要選擇合適的寬長比。

圖4　基于內(nèi)部正反饋的滯回比較器

假設(shè)使用正、負(fù)電源（在實際應(yīng)用中使用的是2.5 V的電壓），比較器在應(yīng)用中M3的柵極電壓為一般基準(zhǔn)電壓，為了闡述的方便，令PMOS管M3的柵極接地。M1、M4、M12、M5和M13中的電流分別設(shè)為I1、I2、I3、I4和I5。當(dāng)M2的柵極輸入遠(yuǎn)低于0時，M2導(dǎo)通，M3截止，M1中的電流I1大部分被M2吸收，此時M7柵極為低電平，V1為高電平，經(jīng)過M8和M9構(gòu)成的反相器翻轉(zhuǎn)后，Vout輸出低電平。NMOS管M14和M11作為開關(guān)管，故此時M11截止，M14導(dǎo)通，M12和M13中均沒有電流流過，即I3和I5均為0；隨著M2的柵極輸入電壓Vin逐漸升高，I1一部分被M3吸收，量值為I4與I5之和，V1降低，Vout升高，M2中電流的一部分流過M12，量值為I2和I3之和；Vin繼續(xù)升高重復(fù)上述正反饋過程，直至達(dá)到翻轉(zhuǎn)點(diǎn)VTRP+時，M11導(dǎo)通，M14截止，M4中電流等于M5中電流。超過這一點(diǎn)時比較器才發(fā)生翻轉(zhuǎn)。

設(shè)定M1、M6和M10寬長比相等，M2和M3寬長比相等，M4、M5、M12和M13的寬長比相等。故Vin達(dá)到翻轉(zhuǎn)點(diǎn)VTRP+時有：

I5=0（7）

由式（6）和式（7）可知，此時M2中電流為I2與I3之和，是M3中電流I4與I5之和的兩倍。設(shè)定M2中電流為I+，M3中電流為I-，根據(jù)飽和區(qū)MOS管的I/V特性公式［4］（忽略溝道調(diào)制效應(yīng)）：

VTRP+是正值。

同理可計算負(fù)轉(zhuǎn)折點(diǎn)，當(dāng)Vin從高電平逐漸降低，當(dāng)達(dá)到負(fù)轉(zhuǎn)折點(diǎn)VTRP-時，有M11截止，M14導(dǎo)通，M5中的電流與M13和M4中的電流相同：

故此時

VTRP-是負(fù)值。

4　仿真分析

本文設(shè)計的電路采用0.18 μm CMOS工藝，用Hspice對電路進(jìn)行仿真，兩種典型的電源電壓 2.5 V和1.8 V分別進(jìn)行了直流仿真，偏置電流20 μA，設(shè)定M2和M3的寬長以期得到轉(zhuǎn)折點(diǎn)壓差為200 mV，VTRP+和VTRP-量值分別為100 mV和-100 mV的設(shè)計；在2.5 V電源電壓下進(jìn)行了交流分析、直流溫度掃描和瞬態(tài)仿真。

直流傳輸曲線的仿真結(jié)果如圖5所示：上半部分為電源電壓2.5 V的直流仿真結(jié)果，兩個轉(zhuǎn)折點(diǎn)分別在0.9 V和1.1 V左右，下半部分為相同的電路結(jié)構(gòu)在1.8 V電源電壓下的直流仿真結(jié)果，轉(zhuǎn)折點(diǎn)的電壓同樣在0.9 V和1.1 V，轉(zhuǎn)折點(diǎn)電壓差之間的誤差在5 mV以內(nèi)，滯回電壓閾值的線性調(diào)整率為5 mV·V-1，所以本設(shè)計的滯回電壓閾值對電源電壓不敏感，可以工作在不同的電源電壓之下。

圖5　直流傳輸曲線的仿真結(jié)果

圖6給出了本文設(shè)計的比較器交流仿真的幅頻特性曲線。比較器常用在大信號的使用中，模型為一壓控電壓源，比較器的增益決定了比較器與理想比較器的接近程度。從圖中可以看出，1～10 MHz的低頻增益為81 dB，即增益在10 000以上，在10 MHz之后才開始衰減，接近理想的比較器。

圖6　幅頻特性的交流仿真結(jié)果

圖7給出了比較器的溫度特性仿真結(jié)果，0 ℃、25 ℃、45 ℃、85 ℃四種溫度下的直流仿真結(jié)果顯示最壞情況下轉(zhuǎn)折點(diǎn)的偏移小于10 mV，即溫度系數(shù)小于0.11 mV·℃-1，這是因為在轉(zhuǎn)折點(diǎn)計算公式中涉及到PMOS晶體管的遷移率μ，而μ依T-2.20變化［5］，故轉(zhuǎn)折點(diǎn)電壓因溫度而變化，但是在比較器的應(yīng)用中是可以接受的。

圖7　溫度特性仿真結(jié)果

圖8給出了室溫下比較器響應(yīng)時間的仿真，比較器的輸入激勵和輸出響應(yīng)之間存在一個時延，成為比較器的傳輸時延，仿真結(jié)果顯示在上升過程中從Vin/2到Vout/2的傳輸延時為12 ns；在下降過程中從Vout/2到Vin/2的傳輸延時為18 ns，響應(yīng)速度比較高。

圖8　響應(yīng)時間仿真結(jié)果

5　結(jié)束語

本文設(shè)計了一種結(jié)構(gòu)簡單、響應(yīng)速度快的滯回比較器，比較器采用PMOS差分對管作為輸入管，有比較高的共模范圍，在1.8 V～2.5 V的典型電源電壓下，滯回閾值電壓的線性調(diào)整率為5 mV·V-1，并且改變正反饋電路中M12和M13的參數(shù)就可以根據(jù)需要得到所需的滯回電壓閾值，靈活性高。比較器的主體部分是二級開環(huán)比較器，增益高、響應(yīng)速度快，室溫下翻轉(zhuǎn)過程中的傳輸延時為18 ns。

［1］ Allen P E， Holberg D R. CMOS模擬集成電路設(shè)計［M］.北京：電子工業(yè)出版社，2005. 379-385.

［2］ J Millman， C C Halkias. Integrated Electronics： Analog and Digital Circuits and Systems ［M］. New York： McGraw-Hill， 1972.

［3］ A S Sedra， K C Smith. Microelectronics Circuits ［M］. New York： Oxford University Press， 1998.

［4］ 拉扎維. 模擬CMOS集成電路設(shè)計［M］. 西安：西安交通大學(xué)出版社，2002. 13-16.

［5］ 施敏. 半導(dǎo)體器件物理［M］. 西安：西安交通大學(xué)出版社，2008. 21-23.

Design of a Hysteresis Comparator

XUE Tengfei1， ZHU Jiang2， QIAO Ming1
（1. State Key Laboratory of Electronic Thin Films and Integrated Device， University of Electronic Science and Technology of China， Chengdu 610054， China； 2. Liaoning Jinbang Electric Co.， Ltd.， Shenyang 110141， China）

Comparator is widely used in conversion of analog signal to digital signal. In analog-to-digital conversion， the input signal is sampled by comparator to determined the output digital signal. Hysteresis comparator also called sluggish comparator with superior anti noise ability plays an important role in comparator. The paper describes a hysteresis comparator with simple structure and hysteresis voltage threshold design flexibility. At the same time PMOS are the differential input transistors and the comparator has high common mode input range and large slew rate. The design with turning point of voltage difference 200 mV is simulated with 0.18 μm CMOS process and the results are accord with the desired outcome.

analog-to-digital conversion； anti noise ability； hysteresis comparator

TN402

A

1681-1070（2015）03-0026-03

薛騰飛（1989—），男，河北邢臺人，碩士研究生，主要研究方向為模擬集成電路設(shè)計。

2015-01-12