一種基于FPGA進(jìn)位延遲鏈的IGBT柵極電壓米勒時(shí)延的高精度測(cè)量方法研究

方化潮，鄭利兵，方光榮，韓 立，王春雷

(1．中國(guó)科學(xué)院大學(xué)，北京100190;2．中國(guó)科學(xué)院電工研究所，北京100190)

一種基于FPGA進(jìn)位延遲鏈的IGBT柵極電壓米勒時(shí)延的高精度測(cè)量方法研究

方化潮1，2，鄭利兵2，方光榮2，韓 立2，王春雷1，2

(1．中國(guó)科學(xué)院大學(xué)，北京100190;2．中國(guó)科學(xué)院電工研究所，北京100190)

IGBT柵極電壓的米勒平臺(tái)時(shí)延與結(jié)溫有著密切的關(guān)系，是IGBT失效的一種重要表征量，因此精確測(cè)量IGBT柵極電壓米勒時(shí)延對(duì)于IGBT模塊的失效監(jiān)測(cè)有著重要的意義，基于此本文設(shè)計(jì)了完整的米勒時(shí)延測(cè)量系統(tǒng)。首先設(shè)計(jì)實(shí)現(xiàn)了柵極電壓米勒平臺(tái)的微分提取電路，將米勒平臺(tái)轉(zhuǎn)換為數(shù)字雙脈沖，然后研究了利用FPGA內(nèi)部特殊結(jié)構(gòu)——進(jìn)位連線組成時(shí)間內(nèi)插延遲鏈，實(shí)現(xiàn)了高精度的時(shí)間內(nèi)插測(cè)量。經(jīng)實(shí)驗(yàn)驗(yàn)證，本文所設(shè)計(jì)的系統(tǒng)能夠?qū)崿F(xiàn)米勒時(shí)延亞納秒級(jí)測(cè)量精度，為進(jìn)一步定量探索IGBT模塊失效與米勒時(shí)延的關(guān)系提供了保障。

IGBT;柵極電壓;米勒平臺(tái);FPGA;進(jìn)位鏈;延遲線

1 引言

絕緣柵雙極型晶體管(Insulated Gate Bipolar Transistor，IGBT)已經(jīng)廣泛應(yīng)用在新能源發(fā)電、軌道交通、航空航天和高壓直流輸電等眾多領(lǐng)域中［1］，IGBT模塊的可靠性直接關(guān)系到電網(wǎng)及機(jī)車運(yùn)行的穩(wěn)定安全，因此IGBT模塊的失效在線監(jiān)測(cè)技術(shù)逐漸成為研究熱點(diǎn)。其中結(jié)溫是一項(xiàng)重要的狀態(tài)參數(shù)，IGBT模塊失效很多情況下是由于熱失效引起的［2-4］，因此失效在線監(jiān)測(cè)問題可以轉(zhuǎn)化為結(jié)溫的在線測(cè)量問題。然而由于IGBT芯片封裝在模塊內(nèi)部，很難直接測(cè)得IGBT芯片的結(jié)溫。由文獻(xiàn)［5］可知，IGBT是一種溫敏器件，即IGBT的端部電氣參數(shù)與結(jié)溫呈現(xiàn)一定的相關(guān)性，因此可以通過端部電氣參數(shù)與結(jié)溫的相關(guān)性進(jìn)行結(jié)溫測(cè)量。

實(shí)驗(yàn)中發(fā)現(xiàn)，IGBT柵極電壓米勒平臺(tái)的時(shí)間延遲與結(jié)溫存在一定的相關(guān)性，因此可以通過測(cè)量IGBT柵極電壓米勒平臺(tái)時(shí)延來間接獲得IGBT結(jié)溫，故米勒時(shí)延測(cè)量的精度直接決定了結(jié)溫的測(cè)量精度。在本文中，采用模擬電路的方法將柵極電壓米勒平臺(tái)轉(zhuǎn)換成了相鄰的兩個(gè)數(shù)字脈沖，因此測(cè)量米勒平臺(tái)的時(shí)延可以通過測(cè)量這兩個(gè)數(shù)字脈沖之間的時(shí)間間隔來實(shí)現(xiàn)。

2 IGBT柵極米勒平臺(tái)形成原理及數(shù)字脈沖轉(zhuǎn)換實(shí)現(xiàn)

在實(shí)際應(yīng)用中，由于集電極多為感性負(fù)載，負(fù)載電流在關(guān)斷瞬間內(nèi)仍保持恒定，故此時(shí)Vge應(yīng)保持不變，柵射極電容Cge不能放電，僅通過柵漏電容Cgc放電以建立Vce，此時(shí)的柵極電壓不變，有一小段平臺(tái)，如圖1所示，米勒平臺(tái)效應(yīng)即在這一階段形成，這樣使得門極電壓呈現(xiàn)明顯的三階段特性，這種效應(yīng)稱為米勒平臺(tái)效應(yīng)［6］。

根據(jù)柵極電壓的三階段特性，可以利用微分電路將米勒平臺(tái)的前后下降沿轉(zhuǎn)換為兩個(gè)負(fù)脈沖信號(hào)，然后利用高速比較器與設(shè)定閾值比較，將微分后的脈沖轉(zhuǎn)換成對(duì)應(yīng)的數(shù)字雙脈沖信號(hào)，如圖1所示。所設(shè)計(jì)的微分電路如圖2所示。

經(jīng)上述電路處理，米勒平臺(tái)的時(shí)延測(cè)量問題進(jìn)而轉(zhuǎn)化成了米勒數(shù)字雙脈沖的時(shí)間間隔測(cè)量問題，該時(shí)間間隔測(cè)量精度決定了米勒時(shí)延的準(zhǔn)確度，進(jìn)而決定了結(jié)溫測(cè)量的精度，所以對(duì)于米勒平臺(tái)雙脈沖時(shí)間間隔的高精度測(cè)量方法的研究是非常有必要的。實(shí)驗(yàn)中發(fā)現(xiàn)，結(jié)溫每升高1℃，米勒時(shí)延增加0.74ns左右，故要想有1℃的測(cè)溫精度，米勒時(shí)延測(cè)量精度要有亞納秒的測(cè)量精度。

圖1 IGBT柵極電壓米勒平臺(tái)示意圖Fig．1 Miller plateau of IGBT gate voltage

圖2 米勒平臺(tái)數(shù)字脈沖提取轉(zhuǎn)換電路Fig．2 Digital double pulses conversion circuit of Miller plateau

3 基于延遲鏈的時(shí)間內(nèi)插測(cè)量方法在FPGA中的實(shí)現(xiàn)

傳統(tǒng)測(cè)量脈沖時(shí)間間隔的方法為脈沖填充法［7］，其測(cè)量精度取決于參考頻率大小，頻率低則測(cè)量精度低，但太高的參考頻率易導(dǎo)致電路的不穩(wěn)定，因此不適于高精度的時(shí)間測(cè)量。文獻(xiàn)［8］提出了一種擴(kuò)展的脈沖填充法即時(shí)鐘數(shù)字移相，利用FPGA內(nèi)部特有的PLL時(shí)鐘模塊將參考頻率順序延遲n－1次，產(chǎn)生規(guī)律性相位順延的n個(gè)參考頻率信號(hào)，n個(gè)參考信號(hào)正好構(gòu)成一個(gè)周期，然后在同一計(jì)數(shù)閘門下對(duì)其分別計(jì)數(shù)，這種方法可以將測(cè)量精度提高n倍，可達(dá)到ns級(jí)的測(cè)量精度。文獻(xiàn)［9］從理論上對(duì)利用集成CMOS延遲線進(jìn)行短時(shí)間數(shù)字測(cè)量的方法進(jìn)行了研究，作者通過理論分析得到利用集成、抽頭壓控式的CMOS時(shí)間延遲鏈方法可以達(dá)到0.1～10ns的測(cè)量精度，但文中并未給出具體的實(shí)現(xiàn)方法。文獻(xiàn)［10］中提出了一種以FPGA基本延時(shí)單元LCELL為基本延遲單元的時(shí)間數(shù)字轉(zhuǎn)換器(Time to Digital Converter，TDC)測(cè)量方法，該方法中的LCELL延遲單元的單元延時(shí)較大，限制了測(cè)量精度的提高，且很難控制信號(hào)的輸入端口。而從不同的端口輸入，其單元延時(shí)有較大差別。

基于此，為克服上述方法的缺點(diǎn)，本文利用FPGA內(nèi)部的進(jìn)位鏈結(jié)構(gòu)實(shí)現(xiàn)了以邏輯單元(Logic Element，LE)進(jìn)位連線為基本延遲單元的延遲鏈結(jié)構(gòu)，由FPGA進(jìn)位連線構(gòu)成的延遲鏈其延遲時(shí)間短(100ps左右)，不存在如LCELL緩沖延遲單元延時(shí)長(zhǎng)且信號(hào)入口不能控制的問題。本文利用直接例化方法實(shí)現(xiàn)了進(jìn)位鏈結(jié)構(gòu)，對(duì)設(shè)計(jì)中的關(guān)鍵問題進(jìn)行了詳細(xì)分析，結(jié)合米勒時(shí)延提取電路所構(gòu)建的測(cè)量系統(tǒng)實(shí)現(xiàn)了IGBT米勒時(shí)延的高精度提取與測(cè)量。

3.1 基于進(jìn)位延遲鏈的時(shí)間測(cè)量原理

基于延遲鏈的時(shí)間測(cè)量原理如圖3所示，T0為被測(cè)事件信號(hào)上升沿與時(shí)基信號(hào)上升沿之間的時(shí)間間隔，T1為事件信號(hào)下降沿與時(shí)基信號(hào)上升沿之間的時(shí)間間隔，通過延遲線單元時(shí)間內(nèi)插，可以將T0和T1這些小于時(shí)基周期的微小時(shí)間間隔進(jìn)一步量化，提高測(cè)量精度。具體實(shí)現(xiàn)方法是將延遲單元按一定方式級(jí)聯(lián)起來，使其具有時(shí)間上的連續(xù)性，然后在每級(jí)延遲單元的輸出端引出抽頭來表征時(shí)間間隔在延遲鏈中的位置信息［11］。待測(cè)時(shí)間脈沖信號(hào)進(jìn)入延遲鏈中，有信號(hào)經(jīng)過則抽頭輸出為1，無信號(hào)經(jīng)過則輸出0，這樣就可以將細(xì)時(shí)間的時(shí)間間隔轉(zhuǎn)換為數(shù)字量。則測(cè)量時(shí)間可表示為:

式中，τ為延遲單元的單元延時(shí);n為粗計(jì)數(shù)值;T為時(shí)基信號(hào)周期;N1為T0對(duì)應(yīng)的延遲鏈的個(gè)數(shù);N2為T1對(duì)應(yīng)的延遲鏈的個(gè)數(shù)。

圖3 基于延遲鏈的時(shí)間測(cè)量原理Fig．3 Principle of time interval measure based on delay chain

3.2 進(jìn)位延遲鏈在FPGA中的實(shí)現(xiàn)

基于進(jìn)位鏈的時(shí)間間隔測(cè)量實(shí)現(xiàn)框圖如圖4所示，測(cè)量環(huán)節(jié)分為五部分，分別為“粗”時(shí)間測(cè)量單元、“細(xì)”時(shí)間測(cè)量單元、編碼預(yù)處理單元、編碼單元及數(shù)據(jù)處理單元。

圖4 基于進(jìn)位鏈的時(shí)間間隔測(cè)量實(shí)現(xiàn)框圖Fig．4 Schematic of time interval measurement based on carry delay chain in FPGA

(1)“粗”時(shí)間測(cè)量單元:利用時(shí)基信號(hào)對(duì)門限電平信號(hào)進(jìn)行計(jì)數(shù)。

(2)“細(xì)”時(shí)間測(cè)量單元:利用進(jìn)位延遲鏈對(duì)小于時(shí)間周期的T0、T1進(jìn)行時(shí)間內(nèi)插測(cè)量。

(3)編碼預(yù)處理單元:將細(xì)時(shí)間測(cè)量單元得到的抽頭信號(hào)碼值進(jìn)行預(yù)處理，將其轉(zhuǎn)換為獨(dú)熱碼［12］，修復(fù)由于不定態(tài)、延遲不均勻產(chǎn)生的誤碼、錯(cuò)碼。

(4)編碼單元:將編碼預(yù)處理得到的獨(dú)熱碼轉(zhuǎn)換為二進(jìn)制碼。

(5)數(shù)據(jù)處理:對(duì)粗細(xì)時(shí)間測(cè)量得到的結(jié)果進(jìn)行計(jì)算處理得到門限時(shí)間t。

“細(xì)”時(shí)間T0、T1的測(cè)量各采用一路延遲進(jìn)位鏈，分別進(jìn)行編碼預(yù)處理及二進(jìn)制編碼，最后與“粗”時(shí)間測(cè)量單元在統(tǒng)一的邏輯控制下進(jìn)入數(shù)據(jù)處理單元。

3.3 需解決的關(guān)鍵問題

(1)基于進(jìn)位連線單元的延遲鏈構(gòu)建

形成進(jìn)位鏈的方法有多種，常用的有計(jì)數(shù)器、加法器和乘法器方法［13］，這些方法較繁瑣不直接，在軟件綜合布線時(shí)容易受到其他模塊單元的干擾。本文采取了一種非常簡(jiǎn)單直接的方法——直接例化法，即利用FPGA的器件單元原語例化底層LE單元(cycloneii_lcell_ff)，通過該方法可以直接控制待測(cè)信號(hào)從進(jìn)位鏈中通過，形成進(jìn)位延遲鏈。

為了獲得抽頭時(shí)間間隔的位置信息，必須對(duì)抽頭信號(hào)進(jìn)行鎖存，為了盡量保持延遲的一致性，設(shè)計(jì)中使延遲單元與對(duì)應(yīng)的鎖存單元位于同一個(gè)LE單元中，鎖存方法也采用例化寄存器(cycloneii_lcell_ ff)的方法實(shí)現(xiàn)。

(2)不定態(tài)導(dǎo)致的誤碼問題分析

在實(shí)際數(shù)字電路設(shè)計(jì)中，必須滿足D觸發(fā)器的建立時(shí)間與保持時(shí)間，時(shí)鐘才能將數(shù)據(jù)穩(wěn)定地打入D觸發(fā)器。否則D觸發(fā)器的輸出將會(huì)產(chǎn)生不定態(tài)［14，15］，形成誤碼，如正常碼為b00000111111，由于不定態(tài)導(dǎo)致的誤碼可能為b00000110111。

為解決由不定態(tài)導(dǎo)致的誤碼問題，本文對(duì)細(xì)時(shí)間測(cè)量的抽頭輸出碼值設(shè)置了預(yù)處理模塊，該模塊具備一定的錯(cuò)碼修復(fù)能力，可以修復(fù)由于不定態(tài)或路徑延遲不一致產(chǎn)生的一定的誤碼，經(jīng)過該預(yù)處理模塊后延遲鏈抽頭輸出碼值轉(zhuǎn)換成了獨(dú)熱碼，在編碼單元將獨(dú)熱碼轉(zhuǎn)換為二進(jìn)制碼即可。編碼預(yù)處理模塊的關(guān)鍵代碼如下:

該模塊具備2bit的錯(cuò)碼修復(fù)能力，已滿足設(shè)計(jì)要求，若要增加錯(cuò)碼修復(fù)的位數(shù)，只需增加一位與門的位數(shù)即可。

(3)關(guān)鍵路徑延遲可能產(chǎn)生的誤差問題

時(shí)鐘信號(hào)相對(duì)門限信號(hào)滯后示意圖如圖5所示，假設(shè)時(shí)鐘周期T=4ns，正常情況下，計(jì)數(shù)器粗計(jì)數(shù)值n=3，細(xì)時(shí)間T0=0.3ns，T1=2.3ns，則待測(cè)信號(hào)門限時(shí)間為:

圖5 時(shí)鐘信號(hào)相對(duì)門限信號(hào)滯后示意圖Fig．5 Diagram of clock delay compared to gate signal

若延遲不一致，經(jīng)過FPGA內(nèi)部的走線延遲后，到達(dá)延遲鏈時(shí)，時(shí)鐘信號(hào)相對(duì)待測(cè)信號(hào)延后了1ns，此時(shí)的細(xì)時(shí)間T'0=3.3ns，T'1=1.3ns。那么實(shí)際測(cè)得的門限時(shí)間t'=nT+T'0－T'1=3×4+3.3－1.3= 14ns。

可見，由于路徑延遲不一致，使測(cè)量產(chǎn)生了+1T(T為時(shí)鐘周期)的誤差。同理，當(dāng)路徑延遲使待測(cè)信號(hào)相對(duì)時(shí)鐘信號(hào)延后時(shí)，有可能會(huì)產(chǎn)生－1T的偶然誤差，其原因是延遲不一致導(dǎo)致粗計(jì)數(shù)值產(chǎn)生了一個(gè)時(shí)鐘周期的計(jì)數(shù)誤差。

為解決以上問題，首先通過調(diào)整底層關(guān)鍵模塊的位置布局使信號(hào)路徑延遲基本相近，然后再利用延遲單元增加路徑延時(shí)以進(jìn)行延遲的精確調(diào)整，利用已生成的進(jìn)位延遲鏈的前m個(gè)延遲單元作為關(guān)鍵信號(hào)延遲調(diào)整用，后n－m個(gè)延遲單元用作細(xì)時(shí)間測(cè)量，只需合理地設(shè)置好進(jìn)位鏈的長(zhǎng)度即可。如此，便較好地解決了由于布局布線不一致導(dǎo)致的較大誤差問題。

本文所設(shè)計(jì)的系統(tǒng)中的關(guān)鍵路徑延遲為:待測(cè)信號(hào)至T0測(cè)量延遲鏈輸入端路徑延遲記為tdelay0;待測(cè)信號(hào)至T1測(cè)量延遲鏈輸入端路徑延遲記為tdelay1;時(shí)基信號(hào)至T0延遲鏈時(shí)鐘端的延遲記為tdelay2;時(shí)基信號(hào)至T1延遲鏈時(shí)鐘端的延遲記為tdelay3。其中時(shí)鐘相對(duì)待測(cè)信號(hào)的路徑延遲記為tclk，路徑調(diào)整后的時(shí)鐘相對(duì)待測(cè)信號(hào)的路徑延遲記為t'clk，補(bǔ)償所需的延遲單元個(gè)數(shù)記為m。調(diào)整前后布局的關(guān)鍵路徑延遲如表1所示，其中td表示延遲時(shí)間。

表1 關(guān)鍵信號(hào)路徑延時(shí)結(jié)果Tab．1 Time delay results comparison of key paths

(4)粗細(xì)時(shí)間測(cè)量的邏輯控制時(shí)序問題

1)本文中，各單元模塊在統(tǒng)一的時(shí)基信號(hào)與待測(cè)信號(hào)下進(jìn)行同步的工作與數(shù)據(jù)傳輸。在待測(cè)信號(hào)的高電平期間進(jìn)行粗細(xì)時(shí)間的測(cè)量，在待測(cè)信號(hào)的低電平期間，進(jìn)行數(shù)據(jù)處理并進(jìn)行同步提取，保證所得到的粗細(xì)時(shí)間數(shù)據(jù)對(duì)應(yīng)同一待測(cè)門限電平，從而保證粗計(jì)數(shù)單元與細(xì)時(shí)間延遲鏈測(cè)量單元結(jié)果的同時(shí)性。

2)細(xì)時(shí)間測(cè)量的鎖存時(shí)間控制問題。本文利用組合邏輯電路將時(shí)鐘信號(hào)與待測(cè)信號(hào)組合產(chǎn)生了一個(gè)與待測(cè)信號(hào)跳變沿后的第一個(gè)時(shí)鐘沿對(duì)應(yīng)的鎖存信號(hào)，只進(jìn)行一次鎖存，避免了數(shù)據(jù)被淹沒的風(fēng)險(xiǎn)，只是由此帶來了時(shí)鐘信號(hào)的延遲問題，解決方法已在問題(3)中描述。

4 結(jié)果與討論

4.1 仿真結(jié)果

設(shè)定時(shí)基信號(hào) f0=200MHz，待測(cè)信號(hào) t= 918ns，延遲鏈單元延時(shí)τ=80ps。所設(shè)計(jì)的測(cè)量模塊的仿真結(jié)果見表2，其中Δt表示時(shí)間，N為計(jì)數(shù)值，可見所設(shè)計(jì)的測(cè)量模塊可達(dá)到200ps左右的精度。

表2 基于延遲鏈時(shí)間測(cè)量模塊仿真結(jié)果Tab．2 Simulation results of time interval measure based on carry delay chain

4.2 實(shí)驗(yàn)結(jié)果分析

為對(duì)比驗(yàn)證所設(shè)計(jì)測(cè)量系統(tǒng)的精度，本文設(shè)計(jì)實(shí)現(xiàn)了基于傳統(tǒng)數(shù)字移相技術(shù)的測(cè)量模塊，設(shè)定時(shí)基信號(hào)f0=150MHz，由FPGA內(nèi)部PLL產(chǎn)生三路時(shí)基信號(hào)，周期T=6.66ns，相對(duì)時(shí)鐘信號(hào)依次移相120°，上升沿和下降沿同時(shí)計(jì)數(shù)，測(cè)量結(jié)果見表3。

可以看到，基于數(shù)字移相技術(shù)的時(shí)間測(cè)量結(jié)果的標(biāo)準(zhǔn)偏差在2ns左右，與平均值的最大偏差為3.6ns。

接下來基于FPGA進(jìn)位延遲鏈技術(shù)對(duì)IGBT模塊柵極電壓的米勒平臺(tái)時(shí)延利用所搭建的實(shí)驗(yàn)系統(tǒng)裝置進(jìn)行實(shí)驗(yàn)測(cè)量，延遲鏈單元延時(shí)τ=80ps。測(cè)試條件如下:1200V/300A IGBT模塊，Ic=5A，Vce=1V，f=1Hz，測(cè)得米勒時(shí)延結(jié)果見表4。其中N0為時(shí)鐘上升沿與門限電平上升沿之間的時(shí)間差對(duì)應(yīng)的延遲鏈個(gè)數(shù)，N1為時(shí)鐘下降沿與門限電平上升沿之間的時(shí)間差對(duì)應(yīng)的延遲鏈個(gè)數(shù)。

表3 基于數(shù)字移相技術(shù)的米勒時(shí)延測(cè)量結(jié)果Tab．3 Experiment results of time interval measurement based on digital pulse shift

表4 基于進(jìn)位延遲鏈的米勒時(shí)延測(cè)量結(jié)果Tab．4 Experimental measuring results of Miller plateau based on carry delay chain

實(shí)驗(yàn)結(jié)果表明，基于進(jìn)位延遲鏈技術(shù)的時(shí)間測(cè)量結(jié)果的標(biāo)準(zhǔn)偏差為200ps左右，與平均值的最大偏差為380ps，優(yōu)于500ps。不難發(fā)現(xiàn)，與基于數(shù)字移相技術(shù)的測(cè)量結(jié)果相比，基于進(jìn)位延遲鏈技術(shù)的測(cè)量精度提高了一個(gè)數(shù)量級(jí)，從納秒級(jí)提高到了亞納秒級(jí)，滿足了測(cè)量精度的要求。與理論測(cè)量精度相比，實(shí)際精度偏低的原因與實(shí)際的測(cè)量系統(tǒng)中存在時(shí)鐘抖動(dòng)，且延遲單元受溫度變化有一定的波動(dòng)以及進(jìn)位延遲線單元不均勻存在較大的延遲單元有關(guān)。因此若要進(jìn)一步提高測(cè)量精度，可選用更精準(zhǔn)的時(shí)鐘產(chǎn)生器，并進(jìn)行延遲單元的溫度補(bǔ)償。

5 結(jié)論

本文對(duì)電力電子器件IGBT模塊的柵極電壓米勒平臺(tái)時(shí)延的提取測(cè)量方法進(jìn)行了研究，文中采用微分比較模擬電路實(shí)現(xiàn)了IGBT柵極電壓米勒平臺(tái)的數(shù)字化提取，并重點(diǎn)研究了基于FPGA專用進(jìn)位鏈結(jié)構(gòu)的延遲鏈內(nèi)插脈沖時(shí)間測(cè)量方法，指出并克服了設(shè)計(jì)中的關(guān)鍵問題。經(jīng)仿真實(shí)驗(yàn)驗(yàn)證，所設(shè)計(jì)的系統(tǒng)可以達(dá)到優(yōu)于500ps的亞納秒級(jí)測(cè)量精度，為后續(xù)基于米勒時(shí)延的在線監(jiān)測(cè)技術(shù)提供了保證。

［1］魯光祝，向大為(Lu Guangzhu，Xiang Dawei)．IGBT功率模塊狀態(tài)監(jiān)測(cè)技術(shù)綜述(Review of the condition monitoring technology for IGBT power module)［J］．電力電子(Power Electronics)，2011，(2):5-10．

［2］Tian Bo，Qiao Wei，Wang Ze，et al．Monitoring IGBT’s health condition via junction temperature variations［A］．2014 Twenty-Ninth Annual IEEE Applied Power Electronics Conference and Exposition［C］．2014.2550-2555．

［3］Li Bing Zheng，Li Han，Peng Yun Jin，et al．Investigation of the temperature character of IGBT wire bonding lift-off based the 3-D thermal-electro coupling FEM［J］．Advanced Materials Research，2012，616-618:1689-1692．

［4］鄭利兵，韓立，劉鈞，等(Zheng Libing，Han Li，Liu Jun，et al．)．基于三維熱電耦合有限元模型的IGBT失效形式溫度特性研究(Investigation of the temperature character of IGBT failure modebased on 3D thermalelectro coupling FEM) ［J］．電工技術(shù)學(xué)報(bào)(Transactions ofChinaElectrotechnicalSociety)，2011，26(7):242-246．

［5］Jimmy Alexander Butron Ccoa，Bastian Strauss，Gerhard Mitic，et al．Investigation of temperature sensitive electrical parameters for power semiconductors(IGBT)in realtime applications［A］．The PCIM Europe 2014 International Exhibition and Conference for Power Electronics，Intelligent Motion，Renewable Energy and Energy Management［C］．2014.1-9．

［6］陳永淑(Chen Yongshu)．IGBT的可靠性模型研究(Study on reliability model of IGBT)［D］．重慶:重慶大學(xué)(Chongqing:Chongqing University)，2010．

［7］宋建輝，曲洪波，袁峰，等(Song Jianhui，Qu Hongbo，Yuan Feng，et al．)．一種高精度時(shí)間間隔測(cè)量模塊設(shè)計(jì)(A module design on high precision time interval measurement)［J］．微計(jì)算機(jī)信息(Microcomputer Information)，2009，(2):261-262．

［8］謝登科，徐端頤，齊國(guó)生，等(Xie Dengke，Xu Duanyi，Qi Guosheng，et al．)．基于數(shù)字移相的高精度脈寬測(cè)量系統(tǒng)及其FPGA實(shí)現(xiàn)(Pulse width measurement systembased on high-precision digital phase shift and its realization in FPGA)［J］．電子技術(shù)應(yīng)用(Application of Electronic Technique)，2004，(1):27-29．

［9］TE Rahkonen，Juha TKostamovaara．The use of stabilizedCMOS delay lines for the digitization of short time intervals［J］．IEEE Journal of Solid-State Circuits，1993，28(8):887-894．

［10］羅尊旺(Luo Zunwang)．一種基于TDC的時(shí)間間隔測(cè)量方法的研究(A time interval measurement technique based on TDC method)［D］．西安:西安電子科技大學(xué)(Xi’an:Xidian University)，2009．

［11］黃海艦(Huang Haijian)．基于FPGA時(shí)間內(nèi)插技術(shù)的 TDC設(shè)計(jì)(The design of time to digital converter based on time interpolation technology in FPGA)［D］．武漢:華中師范大學(xué)(Wuhan:Central China Normal University)，2013．

［12］劉小平，何云斌，董懷國(guó)(Liu Xiaoping，He Yunbin，Dong Huaiguo)．基于Verilog HDL的有限狀態(tài)機(jī)設(shè)計(jì)與描述(Design and description of finite state machine based on verilog HDL) ［J］．計(jì)算機(jī)工程設(shè)計(jì)(Computer Engineering and Design)，2008，(4):958-960．

［13］宋健(Song Jian)．基于FPGA的精密時(shí)間-數(shù)字轉(zhuǎn)換電路研究(Research on high precision time to digital converter circuit based on FPGA)［D］．合肥:中國(guó)科學(xué)技術(shù)大學(xué)(Hefei:University of Science and Technology of China)，2006．

［14］張延，黃佩誠(chéng)(Zhang Yan，Huang Peicheng)．高精度時(shí)間間隔測(cè)量技術(shù)與方法(High precision time interval measurement techniques and methods)［J］．天文學(xué)進(jìn)展(Progress in Astronomy)，2006，(1):1-15．

［15］Harry J M Veendrick．The behaviour of flip-flops used as synchronizers and prediction of their failure rate［J］．IEEE Journal of Solid-State Circuits，1980，15(2): 169-176．

Research on high resolution method for measuring Miller plateau time delay of IGBT gate voltage based on carry chain in FPGA

FANG Hua-chao1，2，ZHENG Li-bing2，F(xiàn)ANG Guang-rong2，HAN Li2，WANG Chun-lei1，2
(1．University of Chinese Academy of Sciences，Beijing 100190，China;2．Institute of Electrical Engineering，Chinese Academy of Sciences，Beijing 100190，China)

The Miller plateau of IGBT gate voltage，as an important precursor of failure monitoring，has a close relationship with junction temperature．As a result，the accurate measure of time delay of Miller plateau in gate voltage is vital to the online detecting of IGBT failure．A complete measurement system has been set up in this paper．Firstly，the Miller plateau was converted to double pulse by using a differential and comparator circuit based on the three-stage feature of gate voltage．Secondly，the time interval between the double pulse was measured accurately based on carry delay chain in FPGA．In this paper，a directly instantiated method of logic element(LE)was adopted to achieve a carry chain．The error caused by the metastable state problem and the key paths time delay problem were analyzed．The measurement system has achieved 500ps precision which is verified by simulation and experiments．

IGBT;gate voltage;Miller plateau;FPGA;carry chain;delay line

F416.6

:A

:1003-3076(2015)11-0075-06

2015-01-15

國(guó)家重大科技專項(xiàng)-02專項(xiàng)“智能電網(wǎng)高壓芯片封裝與模塊技術(shù)研發(fā)及產(chǎn)業(yè)化”資助項(xiàng)目(2011ZX02603)

方化潮(1986-)，男，山東籍，博士研究生，主要研究方向?yàn)殡娏﹄娮庸β誓K在線監(jiān)測(cè)技術(shù);

鄭利兵(1972-)，男，山西籍，副研究員，主要研究方向?yàn)殡娏﹄娮幽K封裝技術(shù)。