全數(shù)字硬件化正交鎖相環(huán)建模與分析

劉亞靜 范 瑜

(北京交通大學(xué)電氣工程學(xué)院 北京 100044)

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全數(shù)字硬件化正交鎖相環(huán)建模與分析

劉亞靜 范 瑜

(北京交通大學(xué)電氣工程學(xué)院 北京 100044)

針對FPGA/ASIC的全定制特性帶來的字長優(yōu)化問題，提出一種基于FPGA/ASIC的全數(shù)字硬件化正交鎖相環(huán)字長建模方法。首先，利用穩(wěn)定性判據(jù)和卷積分別建立系數(shù)和內(nèi)部變量的整數(shù)字長模型；然后，依據(jù)系統(tǒng)靈敏度及L2范數(shù)理論分別對系數(shù)和內(nèi)部變量的小數(shù)字長建模，從而只需設(shè)定系數(shù)準(zhǔn)確度指標(biāo)ε和變量準(zhǔn)確度指標(biāo)ζ，即可設(shè)計(jì)出滿足要求的全數(shù)字硬件化正交鎖相環(huán)，保證在消耗最少資源的前提下，有效避免溢出錯(cuò)誤和抑制有限字長效應(yīng)；最后通過實(shí)驗(yàn)，驗(yàn)證了所提模型的可靠性。

正交鎖相環(huán) 全數(shù)字硬件化 字長模型 有限字長效應(yīng)

0 引言

數(shù)字正交鎖相環(huán)已成為電網(wǎng)電參數(shù)檢測、電機(jī)位置檢測與估計(jì)等應(yīng)用領(lǐng)域的標(biāo)配算法，主要分為基于DSP/MCU的全數(shù)字軟件化方案和基于FPGA/ASIC的全數(shù)字硬件化方案。后者因具有全定制及并行等特性而成為實(shí)現(xiàn)高性能鎖相環(huán)的首選。文獻(xiàn)[1-3]對全數(shù)字硬件化進(jìn)行了初步研究，但仍未引起足夠重視。全數(shù)字硬件化的難點(diǎn)是算法模塊參數(shù)化，即對算法模塊進(jìn)行包含時(shí)序、字長等屬性的參數(shù)化，使其運(yùn)算時(shí)間、資源消耗等參數(shù)明確化，避免設(shè)計(jì)的盲目性[3]。

字長屬性參數(shù)化的首要問題是實(shí)現(xiàn)方式的選擇。定點(diǎn)實(shí)現(xiàn)比浮點(diǎn)具有更快的速度、更低的功耗及更小的芯片面積，是實(shí)現(xiàn)全數(shù)字硬件化算法的首選。但一定字長所表示的動(dòng)態(tài)范圍和準(zhǔn)確度是一對矛盾體，存在有限字長效應(yīng)。當(dāng)采用較高的離散化頻率或?qū)崿F(xiàn)較高階數(shù)的算法時(shí)，有限字長效應(yīng)會使系統(tǒng)性能明顯下降，增加字長可削弱有限字長效應(yīng)的影響，但會占用較多資源[3]，因此非常有必要對其進(jìn)行分析，以使在滿足性能要求的前提下，F(xiàn)PGA/ASIC消耗的資源最小化。

微電子領(lǐng)域的學(xué)者采用基于分析和仿真的定點(diǎn)化方法，借助各種優(yōu)化算法進(jìn)行字長優(yōu)化[4-6]。文獻(xiàn)[4]提出采用區(qū)間算術(shù)進(jìn)行信號動(dòng)態(tài)范圍分析，采用仿真方法確定信號準(zhǔn)確度。文獻(xiàn)[5]采用仿射算術(shù)分析信號范圍和準(zhǔn)確度，但在處理反饋循環(huán)次數(shù)未知或無限的閉環(huán)反饋算法時(shí)仍存在困難。控制領(lǐng)域的相關(guān)學(xué)者從系統(tǒng)的角度研究數(shù)字控制器的有限字長效應(yīng)，通過不同的測度和設(shè)計(jì)方法對數(shù)字控制器的結(jié)構(gòu)進(jìn)行優(yōu)化設(shè)計(jì)[7-9]。文獻(xiàn)[8]提出了一種新的穩(wěn)定性度量對數(shù)字控制器進(jìn)行優(yōu)化設(shè)計(jì)，能更準(zhǔn)確地衡量系統(tǒng)的穩(wěn)定性及有限字長效應(yīng)。文獻(xiàn)[9]提出了閉環(huán)系統(tǒng)的ML2測度，通過求取其最小值實(shí)現(xiàn)系統(tǒng)結(jié)構(gòu)的優(yōu)化。但主要是從理論角度尋找有限字長效應(yīng)最小的控制器結(jié)構(gòu)，缺少具體實(shí)現(xiàn)的討論。電機(jī)控制領(lǐng)域的學(xué)者從工程實(shí)踐角度探索電機(jī)控制算法的FPGA實(shí)現(xiàn)，包括無位置傳感控制[10]、交流伺服控制[11]、電機(jī)電流預(yù)測控制器[12]以及數(shù)字電源的控制[13]，文獻(xiàn)[14，15]甚至提出了FPGA應(yīng)用于工業(yè)控制時(shí)的設(shè)計(jì)指導(dǎo)思想。但相關(guān)學(xué)者主要研究FPGA在電機(jī)控制方面的應(yīng)用，基本未考慮實(shí)際應(yīng)用中如何描述和抑制有限字長效應(yīng)。

文獻(xiàn)[1，2]針對上述問題，從系統(tǒng)、綜合的角度對一種全數(shù)字閉環(huán)算法(鎖相環(huán))進(jìn)行詳細(xì)分析，文獻(xiàn)[1]建立了全數(shù)字硬件化軸角轉(zhuǎn)換模型，確定了不同模數(shù)轉(zhuǎn)換準(zhǔn)確度時(shí)的系數(shù)整數(shù)字長和變量小數(shù)字長。文獻(xiàn)[2]指出降低離散周期T可減小延遲，提高系統(tǒng)帶寬，但會增加表示字長，意味著消耗更多的寄存器和布線資源，這樣就要求實(shí)現(xiàn)跟蹤性能和芯片資源消耗之間的最佳平衡，而前提就是要能夠完備、定量的描述資源消耗模型，為全數(shù)字硬件化鎖相環(huán)優(yōu)化設(shè)計(jì)提供基礎(chǔ)。

本文提出一種全數(shù)字硬件化正交鎖相環(huán)建模方法：考慮反饋滯后一拍現(xiàn)象，利用穩(wěn)定性判據(jù)建立系數(shù)整數(shù)字長模型；依據(jù)實(shí)際輸入信號性質(zhì)，利用卷積描述變量整數(shù)字長模型；依據(jù)系統(tǒng)靈敏度理論，建立系數(shù)小數(shù)字長模型；利用L2范數(shù)建立變量小數(shù)字長模型，從而完備地描述了鎖相環(huán)的字長消耗情況。最后通過實(shí)驗(yàn)，證明了所提模型的可靠性。

1 全數(shù)字硬件化鎖相環(huán)計(jì)算圖

采用計(jì)算圖對鎖相環(huán)進(jìn)行建模。計(jì)算圖H(V，S，A)將基本計(jì)算單元(如加、減、乘等)及模型的輸入及輸出端口定義為節(jié)點(diǎn)vi(i

計(jì)算圖中的S在FPGA中可由布線單元或邏輯單元實(shí)現(xiàn)，對應(yīng)的集合分別為S1、S2，且滿足S1?S，S2?S。布線資源事先鋪設(shè)在路由通道，本文不將其作為資源消耗的主要指標(biāo)。邏輯單元通常由一定數(shù)量的寄存器、查找表以及選擇器組成。為了減小競爭冒險(xiǎn)，一般采用同步設(shè)計(jì)方法，需要利用寄存器對相關(guān)有向連線(變量信號)進(jìn)行緩存，大量實(shí)踐表明，相關(guān)算法最消耗寄存器資源，而寄存器消耗量與所有變量信號的表示字長是對應(yīng)的，因此，只需求出內(nèi)部所有信號的表示字長即可。鎖相環(huán)的計(jì)算圖如圖1所示，圖中僅標(biāo)示出集合S2內(nèi)的元素。

圖1 全數(shù)字硬件化鎖相環(huán)模型框圖Fig.1 Block diagram of all-digital full-hardware PLL

2 全數(shù)字硬件化鎖相環(huán)建模

根據(jù)鎖相環(huán)內(nèi)部信號性質(zhì)的不同，將其分為系數(shù)信號和變量信號，本文分別對其建立字長模型。

2.1 整數(shù)字長建模分析

本節(jié)研究系數(shù)整數(shù)字長和變量整數(shù)字長模型。整數(shù)字長主要由動(dòng)態(tài)變化范圍決定，而系數(shù)整數(shù)字長和變量整數(shù)字長的確定略有區(qū)別。本文首先利用穩(wěn)定性判據(jù)確定系數(shù)整數(shù)字長，然后依據(jù)卷積求得內(nèi)部變量的整數(shù)字長。

2.1.1 系數(shù)整數(shù)字長模型

當(dāng)鎖相環(huán)進(jìn)行物理實(shí)現(xiàn)時(shí)，反饋通道會引入滯后一拍效應(yīng)，依據(jù)文獻(xiàn)[2]，得離散鎖相環(huán)表達(dá)式為

(1)

式中：b0=kpT/2+kiT2/4，b1=kiT2/2，b2=kiT2/4-kpT/2，a1=kpT/2+kiT2/4-2，a2=kiT2/2+1，a3=kiT2/4-kpT/2；kp為比例增益；ki為積分增益；T為離散周期。

根據(jù)Z域穩(wěn)定性判據(jù)，得系統(tǒng)的穩(wěn)定性條件為

(2)

可得比例和積分系數(shù)的整數(shù)字長表達(dá)式為

(3)

2.1.2 變量整數(shù)字長模型

內(nèi)部變量發(fā)生上溢錯(cuò)誤有可能使系統(tǒng)在較大初始條件下無界，甚至引起系統(tǒng)的不穩(wěn)定，因此必須對系統(tǒng)內(nèi)部變量的取值范圍進(jìn)行分析，以確定各變量的整數(shù)字長，防止產(chǎn)生向上溢出。

內(nèi)部變量sj(j

(4)

式中：hIj(n)為輸入v1到內(nèi)部變量sj的脈沖響應(yīng)函數(shù)；Z域傳遞函數(shù)為HIj(z)。 本文僅考慮物理可實(shí)現(xiàn)的因果系統(tǒng)，當(dāng)n<0時(shí)，hIj(n)=0。

對于正常的系統(tǒng)，階躍信號已經(jīng)是非?？量痰妮斎胄盘柫耍虼吮疚倪x擇輸入信號為

v1(n-k)=QI

(5)

式中QI為輸入信號幅值。

則可將式(4)轉(zhuǎn)換為

(6)

依據(jù)式(6)可得內(nèi)部變量sj的整數(shù)字長為

(7)

由圖1可知，鎖相環(huán)的內(nèi)部變量有8個(gè)。輸入為兩相正交信號，定義為一個(gè)矢量信號s1，字長由前一級決定。鎖相環(huán)輸出變量為s8，s2和s3分別表示比例與積分系數(shù)，其余4個(gè)為系統(tǒng)內(nèi)部信號，且s7的整數(shù)字長等于s4和s6的最大值，則從輸入到各變量的Z域脈沖傳遞函數(shù)HIj(z)以及在式(2)的約束下的各變量所需最大字長(IWsj)max如表1所示。

表1 內(nèi)部變量整數(shù)字長Tab.1 The integer word-lengths of the state variables

2.2 小數(shù)字長建模分析

當(dāng)算法進(jìn)行全數(shù)字硬件化實(shí)現(xiàn)時(shí)，不同的實(shí)現(xiàn)結(jié)構(gòu)會產(chǎn)生不同的結(jié)果，這主要是由控制器系數(shù)的量化誤差和信號的量化誤差引起。系數(shù)的大小決定了系統(tǒng)的結(jié)構(gòu)特性，量化誤差可看作是系數(shù)的攝動(dòng)，可利用系統(tǒng)靈敏度理論研究系數(shù)的量化誤差，信號的量化誤差則用概率模型來完整地描述。

2.2.1 系數(shù)小數(shù)字長模型

當(dāng)進(jìn)行實(shí)際物理實(shí)現(xiàn)時(shí)，將kpT與kiT2作為系統(tǒng)的兩個(gè)系數(shù)。依據(jù)靈敏度的定義，可得兩個(gè)系數(shù)的微小變化引起的鎖相環(huán)的極點(diǎn)變化分別為

(8)

式中：n為離散系統(tǒng)階數(shù)；pi、pj為式(1)的極點(diǎn)。

系數(shù)變化所引起的極點(diǎn)變化要求滿足

(9)

式中ε為系統(tǒng)極點(diǎn)變化的相對誤差。

將式(8)帶入式(9)可得比例系數(shù)和積分系數(shù)的變化需滿足

(10)

式中

可得比例和積分系數(shù)的小數(shù)字長表達(dá)式為

(11)

由式(10)和式(11)可知，需確定δPi和δIi的最小值以及ε。ε是根據(jù)系統(tǒng)性能指標(biāo)設(shè)置的，則本文主要闡述δPi、δIi最小值的確定方法。

首先求得式(1)的極點(diǎn)，然后將其帶入δPi、δIi的表達(dá)式中，如表2所示。

表2 δPi、δIi表達(dá)式Tab.2 The expressions of δPi，δIi

表2中，p1為實(shí)根，p2、p3為共軛復(fù)根，則應(yīng)有δP2=δP3，δI2=δI3。δPi、δIi是kpT、kiT2的函數(shù)，經(jīng)分析可知在邊界取最小值。本文根據(jù)系統(tǒng)穩(wěn)定性來確定邊界，所得到的kpT和kiT2可保證在整個(gè)穩(wěn)定范圍內(nèi)均能滿足極點(diǎn)準(zhǔn)確度要求，然后求得在此邊界約束下，δPi、δIi的最小值分別為

(12)

2.2.2 變量小數(shù)字長模型

當(dāng)采用定點(diǎn)格式進(jìn)行數(shù)字實(shí)現(xiàn)時(shí)，為避免字長“爆炸式增長”，需要截?cái)嗷蛏崛氩僮?，從而產(chǎn)生量化誤差，通常將其等效為與信號序列不相關(guān)的白噪聲，然后采用概率模型來描述。設(shè)量化前的數(shù)字量為(IW1，F(xiàn)W1)，量化后的數(shù)字量為(IW1，F(xiàn)W2)，當(dāng)采用二進(jìn)制補(bǔ)碼表示運(yùn)算的數(shù)據(jù)時(shí)，可得內(nèi)部信號變量的量化誤差的方差為

(13)

在實(shí)際系統(tǒng)中，各變量之間存在數(shù)據(jù)交換，造成上一級信號變量的量化誤差影響下一級信號變量，使得信號變量的準(zhǔn)確度不等于分辨率。通常根據(jù)文獻(xiàn)[2]所提的誤差傳播路徑范數(shù)來確定數(shù)據(jù)傳輸過程中受到的影響。因此，為了描述誤差源i對系統(tǒng)輸出端的影響，不但需要誤差源i的誤差表達(dá)式(13)，還要有誤差的傳播模型公式，為

(14)

將式(13)帶入式(14)中，可得內(nèi)部變量si的小數(shù)字長滿足

FWsi=[log2(rimax/ζ)]

(15)

式中：FWsi為系統(tǒng)內(nèi)部變量的小數(shù)字長；ζ為設(shè)定的準(zhǔn)確度指標(biāo)。

由圖1可知，s2和s3分別表示比例與積分系數(shù)，小數(shù)字長已由前面的系數(shù)小數(shù)字長模型確定，因此只需確定變量s1、s4、s5、s6、s7、s8的小數(shù)字長即可。當(dāng)對上述變量進(jìn)行量化操作時(shí)，會產(chǎn)生相應(yīng)的誤差e1、e4、e5、e6、e7、e8。

鎖相環(huán)的HOi(z)表達(dá)式如表3所示，設(shè)定ζ=10-3時(shí)，內(nèi)部各變量的小數(shù)字長如表3所示。

表3 內(nèi)部變量小數(shù)字長Tab.3 The fraction word-lengths of state variables

3 實(shí)驗(yàn)結(jié)果分析

為驗(yàn)證本文所提模型的正確性，需排除與本文研究無關(guān)的影響因素(如模數(shù)之間相互轉(zhuǎn)換時(shí)引入的誤差)，因此，首先利用Matlab分別驗(yàn)證各模型的正確性，然后，按照所提模型設(shè)計(jì)鎖相環(huán)，并利用Xilinx的XC3S1200E實(shí)現(xiàn)，得到實(shí)驗(yàn)結(jié)果，從而驗(yàn)證建模方法的正確性。

本文所提的模型中主要包括兩個(gè)參數(shù)ε和ζ，其中，通過設(shè)定式(9)中的極點(diǎn)相對變化誤差的極值ε來間接確定系統(tǒng)系數(shù)的準(zhǔn)確度。ζ代表算法內(nèi)部各誤差源對輸出的影響強(qiáng)弱，是概率統(tǒng)計(jì)意義的一個(gè)參數(shù)，ζ越小，意味著誤差源對輸出的影響越小，如ζ=10-3時(shí)，代表算法內(nèi)部誤差源使系統(tǒng)輸出產(chǎn)生0.1%的誤差。

3.1 仿真驗(yàn)證結(jié)果分析

圖2 鎖相環(huán)穩(wěn)定性仿真驗(yàn)證圖形Fig.2 The simulation result of PLL’s stability

給鎖相環(huán)輸入階躍信號，遍歷滿足式(2)的kpT與kiT2，得到與之對應(yīng)的內(nèi)部各變量值，然后將其分別與表1所確定的字長表示范圍相比較，驗(yàn)證所提變量整數(shù)模型的正確性。由前面分析可知，本部分只需確定s4、s5、s6、s8的整數(shù)字長。圖3給出了內(nèi)部各變量值關(guān)于kpT與kiT2的曲線。圖中的設(shè)定值即為2(IWsj)max-1，可見，在穩(wěn)定域范圍內(nèi)，內(nèi)部變量值均小于設(shè)定值，變量整數(shù)字長模型可保證不會發(fā)生向上溢出錯(cuò)誤。

圖3 變量整數(shù)字長仿真驗(yàn)證結(jié)果Fig.3 The integer word-lengths of state variables

3.2 小數(shù)字長模型的仿真驗(yàn)證

圖4 kpT的微小攝動(dòng)引起的極點(diǎn)相對誤差的驗(yàn)證結(jié)果Fig.4 The error ε caused by the perturbation of kpT

圖5 kiT 2的微小攝動(dòng)引起的極點(diǎn)相對誤差的驗(yàn)證結(jié)果Fig.5 The error ε caused by the perturbation of kiT 2

為驗(yàn)證變量小數(shù)字長模型，將表3確定的各變量的小數(shù)字長帶入式(13)中，得到各變量進(jìn)行量化操作時(shí)所存在的誤差方差值，然后據(jù)此產(chǎn)生相應(yīng)的白噪聲信號，輸入給所設(shè)計(jì)的鎖相環(huán)中的相應(yīng)誤差源端，采集鎖相環(huán)的輸出信號，分別求取方差值，與設(shè)定的準(zhǔn)確度指標(biāo)ζ比較，若小于ζ，則證明所提模型正確。圖6分別給出了誤差e1、e4、e5、e6、e7、e8對輸出的影響曲線。設(shè)定準(zhǔn)確度曲面是模型中所給定的準(zhǔn)確度指標(biāo)ζ，本文取ζ=1×10-3，可見，按照表3所選取小數(shù)字長表示各變量時(shí)，所存在的量化誤差對鎖相環(huán)輸出的影響都控制在設(shè)置準(zhǔn)確度之內(nèi)，從而保證鎖相環(huán)在全數(shù)字硬件化實(shí)現(xiàn)時(shí)變量表示準(zhǔn)確度滿足要求。

圖6 變量小數(shù)字長驗(yàn)證結(jié)果Fig.6 The fraction word-lengths of state variables

3.3 實(shí)驗(yàn)驗(yàn)證分析

本文建立了鎖相環(huán)的整數(shù)字長和小數(shù)字長模型，其中整數(shù)字長模型主要是保證設(shè)計(jì)不出現(xiàn)上溢錯(cuò)誤，小數(shù)字長模型主要是將有限字長效應(yīng)控制在設(shè)定范圍內(nèi)。

對于整數(shù)字長驗(yàn)證，設(shè)計(jì)如下驗(yàn)證思路：首先，依據(jù)所提模型，設(shè)定ε=0.006 7，ζ=1×10-3，求得內(nèi)部信號的表示字長，用FPGA實(shí)現(xiàn)，然后，遍歷所有輸入取值，記錄對應(yīng)的內(nèi)部所有信號值，其都在所選整數(shù)字長可表示的范圍內(nèi)，說明信號不會發(fā)生向上溢出，證明了整數(shù)字長模型的正確性，由于數(shù)據(jù)過多，限于篇幅，在此不予給出。

對于小數(shù)字長模型的驗(yàn)證，設(shè)計(jì)如下驗(yàn)證思路：選定一組kpT和kiT2值，則此時(shí)系數(shù)量化誤差將不對系統(tǒng)輸出誤差產(chǎn)生影響，輸出誤差主要來自變量的量化誤差，從而得到變量小數(shù)字長模型驗(yàn)證結(jié)果如圖7所示。圖中的CH4誤差信號為理想模型的輸出值與實(shí)際模型輸出值之差經(jīng)過數(shù)模轉(zhuǎn)換后的電壓值，其中，理想模型為定點(diǎn)實(shí)現(xiàn)時(shí)，內(nèi)部算法不進(jìn)行截?cái)嗖僮鞯逆i相環(huán)，實(shí)際模型即為按照ε=0.006 7，ζ=1×10-3所進(jìn)行設(shè)計(jì)的鎖相環(huán)，兩者之差即可認(rèn)為是實(shí)際模型輸出受有限字長影響而產(chǎn)生的誤差。數(shù)字1對應(yīng)為模擬量的5 V，排除干擾毛刺影響后，輸出誤差的峰值為20 mV，誤差準(zhǔn)確度為4×10-3，再考慮數(shù)模轉(zhuǎn)換時(shí)的誤差，基本可驗(yàn)證本文的變量小數(shù)字長模型的正確性。

圖7 實(shí)驗(yàn)結(jié)果Fig.7 The experimental result of QPLL

4 結(jié)論

本文提出一種基于FPGA/ASIC的全數(shù)字硬件化鎖相環(huán)的建模方法，通過建立鎖相環(huán)的整數(shù)字長和小數(shù)字長模型，為鎖相環(huán)的全數(shù)字硬件化設(shè)計(jì)提供理論依據(jù)。得到如下結(jié)論：

1)分別利用穩(wěn)定性判據(jù)和卷積確定了系數(shù)和變量的動(dòng)態(tài)范圍，利用系統(tǒng)靈敏度理論和L2范數(shù)確定了系數(shù)和變量的穩(wěn)態(tài)準(zhǔn)確度，從而得到鎖相環(huán)的整數(shù)和小數(shù)字長模型。

2)上述模型中的可配置參數(shù)為系數(shù)準(zhǔn)確度指標(biāo)ε和變量準(zhǔn)確度指標(biāo)ζ，通過設(shè)置兩個(gè)準(zhǔn)確度指標(biāo)，可得到相對應(yīng)的內(nèi)部各信號的表示字長，從而使基于FPGA/ASIC的全數(shù)字硬件化正交鎖相環(huán)的實(shí)現(xiàn)變得非常簡單。

3)上述設(shè)計(jì)方法可推廣到全數(shù)字硬件化閉環(huán)算法的實(shí)現(xiàn)中，具有重要的應(yīng)用價(jià)值。

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Modeling and Analysis of All-digital Full-hardware Quadrature Phase-locked Loop

LiuYajingFanYu

(School of Electrical Engineering Beijing Jiaotong University Beijing 100044 China)

The word-length modeling method for all-digital full-hardware (ADFH) quadrature phase-locked loop (QPLL) that is implemented with field programmable gate array (FPGA) or application specific integrated circuits (ASICs) is proposed for word-length optimization brought by full-customized FPGA/ASIC. The integer word-length model of the coefficients and the internal variables are built using stability criterion and convolution respectively. Then，the coefficient and internal variable fraction word-length model are constructed in accordance with the system sensitivity theory and norm2 separately. So the ADFH QPLL can be designed using the proposed method with predefined coefficient precision parameterεand variable precision parameterζ. The method can effectively avoid overflow errors and finite-word-length effect with minimum cost. Simulation and experiment results verify the validity of the proposed model.

Quadrature phase-locked loop (QPLL)，all-digital full-hardware (ADFH)，word-length model，finite-word-length effect

國家自然科學(xué)基金(51407005，51377009)，高等學(xué)校博士學(xué)科點(diǎn)專項(xiàng)科研基金(20130009120032)和中央高?；究蒲袠I(yè)務(wù)費(fèi)(2013JBM084)資助。

2014-12-11 改稿日期2015-05-25

TM315

劉亞靜 男，1981年生，博士，講師，研究方向?yàn)殡姍C(jī)數(shù)字控制系統(tǒng)集成化設(shè)計(jì)，伺服系統(tǒng)，運(yùn)動(dòng)控制IP核等。(通信作者)

范 瑜 男，1954年生，教授，博士生導(dǎo)師，研究方向?yàn)榇艖腋∨c特種電機(jī)及其控制。