用于環(huán)路校準(zhǔn)的延遲鎖相環(huán)設(shè)計(jì)

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（1.深圳信息職業(yè)技術(shù)學(xué)院軟件學(xué)院，廣東 深圳 518172；2.廣東機(jī)電職業(yè)技術(shù)學(xué)院電氣學(xué)院，廣東 廣州 510051）

用于環(huán)路校準(zhǔn)的延遲鎖相環(huán)設(shè)計(jì)

陳?ài)?，房麗娜1，肖本2

（1.深圳信息職業(yè)技術(shù)學(xué)院軟件學(xué)院，廣東 深圳 518172；2.廣東機(jī)電職業(yè)技術(shù)學(xué)院電氣學(xué)院，廣東 廣州 510051）

延遲鎖相環(huán)能夠產(chǎn)生精確的延時(shí)而被廣泛使用。本文介紹了一種適用于直接調(diào)制發(fā)射機(jī)鎖相電路環(huán)路校準(zhǔn)的延遲鎖相環(huán)。電路采用TSMC 0.18μm CMOS工藝實(shí)現(xiàn),參考頻率為26 MHz。在3.3 V電源電壓下的仿真結(jié)果顯示：延遲鎖相環(huán)鎖定時(shí)間為520ns，鎖定相位為2π，同時(shí)輸出8路相位差為45o間隔的時(shí)鐘。

鎖相環(huán)，延遲鎖相環(huán)，鑒相器，壓控延遲線

近些年移動(dòng)通信產(chǎn)業(yè)迅猛發(fā)展，移動(dòng)終端呈現(xiàn)爆炸式的增長(zhǎng)。但是對(duì)于便攜式移動(dòng)設(shè)備而言，低噪聲和低功耗仍然是移動(dòng)產(chǎn)品射頻前端最重要也是設(shè)計(jì)者最需要考慮的兩個(gè)系統(tǒng)指標(biāo)。傳統(tǒng)的發(fā)射機(jī)結(jié)構(gòu)不但功耗較大，而且體積較大，不利于集成；直接上變頻結(jié)構(gòu)以其低成本和高集成度性能大量使用在GSM等通訊制式中，仍然需要面臨頻率牽引、本振泄露、直流失調(diào)等諸多問(wèn)題，隨著集成電路的高速發(fā)展，新的發(fā)射機(jī)結(jié)構(gòu)—直接調(diào)制鎖相環(huán)發(fā)射機(jī)以較低的功耗和較低的噪聲的性能得到人們的廣泛使用。直接調(diào)制鎖相環(huán)發(fā)射機(jī)的基本結(jié)構(gòu)如圖1所示[1]。這種結(jié)構(gòu)去掉了傳統(tǒng)發(fā)射機(jī)必須存在的上混頻器，通過(guò)調(diào)整鎖相環(huán)的分頻比達(dá)到間接改變輸出頻率的目的。這種結(jié)構(gòu)最大的特點(diǎn)是調(diào)制過(guò)程中不會(huì)出現(xiàn)頻率漂移的問(wèn)題，但也存在由于工藝的容差所導(dǎo)致的環(huán)路帶寬波動(dòng)或環(huán)路增益的不穩(wěn)定等問(wèn)題。

圖1 直接調(diào)制發(fā)射機(jī)結(jié)構(gòu)Fig.1 Direct modulation transmitter

在無(wú)線通信系統(tǒng)中，當(dāng)環(huán)路帶寬較窄時(shí)，由于發(fā)射的頻譜有效部分在某種程度上會(huì)被壓縮，導(dǎo)致調(diào)制信號(hào)的相位誤差進(jìn)一步惡化，如果環(huán)路帶寬較寬時(shí)，由于相位噪聲和量化噪聲的增加會(huì)使得噪聲性能變差[2]。另外，在GSM通信系統(tǒng)中，環(huán)路帶寬限定為200kHz，為了克服窄的環(huán)路帶路影響，常用的做法是讓基帶的調(diào)制信息通過(guò)一個(gè)預(yù)失真濾波器進(jìn)行濾波[3]，預(yù)失真濾波器的設(shè)計(jì)必須和環(huán)路傳遞函數(shù)形成互補(bǔ)關(guān)系，否則任何的波動(dòng)或差異都會(huì)造成發(fā)射信號(hào)質(zhì)量的下降。因此對(duì)環(huán)路帶寬的校準(zhǔn)就變得非常重要。整個(gè)校準(zhǔn)框圖如圖2所示[4]。

圖2 校準(zhǔn)框圖Fig.2 Calibration structure

1 工作原理

延遲鎖相環(huán)DLL是在鎖相環(huán)PLL的基礎(chǔ)之上發(fā)展起來(lái)，繼承了鎖相環(huán)PLL的功能特點(diǎn)，兩者在結(jié)構(gòu)上非常相似，只是將環(huán)路中的壓控振蕩器去掉，取而代之的是一段能夠改變延遲時(shí)間的壓控延遲線(VCDL)，其結(jié)構(gòu)框圖如圖3所示，它是一個(gè)相位負(fù)反饋系統(tǒng)。壓控延遲線的核心結(jié)構(gòu)是由一組由電壓控制的反相器鏈，與鎖相環(huán)的壓控振蕩器相比，不但結(jié)構(gòu)簡(jiǎn)單，功耗也大幅度降低。

延遲鎖相環(huán)工作時(shí)，參考時(shí)鐘驅(qū)動(dòng)壓控延遲線，壓控延遲線的輸出時(shí)鐘反饋到鑒相器和參考時(shí)鐘進(jìn)行比較，通過(guò)鎖相環(huán)路使兩者之相位差鎖定在一個(gè)參考周期(同相比較)或者半個(gè)周期(反相比較)，則每個(gè)延遲單元的延遲時(shí)間就為T(mén)ref/n或者Tref/2n，其中Tref是參考信號(hào)周期，n為延遲的級(jí)數(shù)[5]。

另外，對(duì)于VCDL而言，輸出相位和控制電壓成正比，傳輸函數(shù)是一個(gè)常數(shù)Kvcdl。對(duì)于一階環(huán)路濾波器，DLL系統(tǒng)傳輸函數(shù)為一階方程，相對(duì)于PLL二階系統(tǒng)來(lái)說(shuō)，增益、帶寬、穩(wěn)定性及相位噪聲方面的考慮將更加容易。另外，延遲鎖相環(huán)的輸入噪聲會(huì)通過(guò)延遲線消失，從而相位抖動(dòng)得到很大的改善。因此DLL常用來(lái)生成穩(wěn)定的延遲或者多相位的時(shí)鐘信號(hào)。

圖3 a）鎖相環(huán)結(jié)構(gòu) b)延遲鎖相環(huán)結(jié)構(gòu)Fig.3 a）PLL structure b)DLL structure

2 電路設(shè)計(jì)

延遲鎖相環(huán)的電路設(shè)計(jì)主要集中在鑒相器、電荷泵和延遲單元上。而延遲鎖相環(huán)的環(huán)路濾波器僅需要一個(gè)電容即可。設(shè)計(jì)中需要考慮幾個(gè)要點(diǎn)：1)要充分考慮工藝的影響，否則會(huì)因?yàn)閂CDL的開(kāi)環(huán)延遲時(shí)間變化而導(dǎo)致不能鎖定；2)由于需要輸出8路等相位間隔時(shí)鐘，則延遲鏈路會(huì)較長(zhǎng)，這樣后級(jí)驅(qū)動(dòng)能力不足也會(huì)導(dǎo)致不能鎖定；3)需要考慮工藝的變化所帶來(lái)的鎖定頻率范圍過(guò)窄的問(wèn)題。

2.1 鑒相器

鑒相器的作用主要是鑒別輸入信號(hào)的相位誤差來(lái)調(diào)節(jié)電荷泵的輸出電流,從而控制壓控延遲線的延遲時(shí)間達(dá)到鎖定的目的。通常電荷泵型鎖相環(huán)中所采用的鑒頻鑒相器電路主要有三種：基于觸發(fā)器的PFD、傳統(tǒng)形式的PFD以及預(yù)充電PFD。本次設(shè)計(jì)采用基于觸發(fā)器的結(jié)構(gòu)進(jìn)行設(shè)計(jì)。

圖3是整個(gè)鑒相器的門(mén)級(jí)電路實(shí)現(xiàn)。其基本結(jié)構(gòu)是由兩個(gè)具有復(fù)位功能的、邊沿觸發(fā)的D觸發(fā)器和一個(gè)與門(mén)共同組成，D觸發(fā)器的D輸入端口接高電平Vdd，這樣在DN、UP都處于高電平時(shí)，與門(mén)的電平翻轉(zhuǎn)輸出會(huì)使得兩個(gè)觸發(fā)器復(fù)位[6]。與非門(mén)和反相器間可以添加緩沖單元以調(diào)節(jié)DN的脈沖寬度，用來(lái)消除電荷泵鎖相環(huán)中的鑒相死區(qū)，并有足夠的脈沖寬度打開(kāi)后級(jí)電荷泵的開(kāi)關(guān)管。

2.2 電荷泵

美國(guó)疾病預(yù)防控制中心CDC，曾經(jīng)從美國(guó)城市亞特蘭大的161個(gè)公共和私人游泳池做了調(diào)查，發(fā)現(xiàn)每個(gè)進(jìn)泳池的人都附著至少0.14克大便物質(zhì)。

電荷泵，顧名思義就是一個(gè)電荷開(kāi)關(guān)。它的作用就是讓超前或滯后的相位差轉(zhuǎn)化為電流，然后通過(guò)一階電容的積分作用再變成后級(jí)延遲單元的控制電壓，從而達(dá)到鎖定。

圖4 鑒相器門(mén)級(jí)電路圖Fig.4 The gate circuit diagram of PD

在進(jìn)行電荷泵設(shè)計(jì)時(shí)，電流的不匹配是值得關(guān)注的，因?yàn)檫@樣會(huì)導(dǎo)致控制電壓的不穩(wěn)定。本次設(shè)計(jì)的電荷泵電路如圖5所示。

圖5 電荷泵電路Fig.5 Charge pump circuit

由圖可見(jiàn)，最左邊的支路1構(gòu)成了參考電流源，中間的支路2是電流源的輸出支路，右邊的支路3則構(gòu)成了鏡像電流源。由于所有支路都采用的是共源共柵結(jié)構(gòu)，這就避免了輸出阻抗不匹配導(dǎo)致的電流不匹配問(wèn)題。同時(shí)在UP和DN輸入端加入傳輸門(mén)來(lái)抑制偏移。

電荷泵的輸出端CP需要接環(huán)路濾波器，由于整個(gè)延遲鎖相環(huán)是一個(gè)一階系統(tǒng)，因此，設(shè)計(jì)時(shí)無(wú)需考慮復(fù)雜的濾波器結(jié)構(gòu)，只需要采用一個(gè)電容就可以了。電容的容值選取需要考慮環(huán)路帶寬、速度因素的影響，這里給出經(jīng)驗(yàn)公式進(jìn)行計(jì)算：

這里ωn是環(huán)路帶寬。最終通過(guò)計(jì)算優(yōu)化選取合適的電容值為0.96pF。

電荷泵最右邊的部分則將輸出的控制電壓轉(zhuǎn)變?yōu)榭刂齐娏鬏敵?，可以達(dá)到比較高的控制精度。

2.3 壓控延遲線

壓控延遲線是由若干壓控延遲單元串聯(lián)而成，級(jí)數(shù)越多波形失真度越小。從設(shè)計(jì)角度考慮，延遲線的設(shè)計(jì)主要是對(duì)工藝的設(shè)計(jì)。因?yàn)橹圃旃に嚨挠绊憰?huì)造成累積效應(yīng)，造成輸出信號(hào)的占空比不等，最后終會(huì)使得后級(jí)輸出信號(hào)被完全拉平。本次設(shè)計(jì)需要輸出8路等相位間隔時(shí)鐘，考慮累積效應(yīng)的影響，選擇16級(jí)延遲單元，并且每個(gè)延遲單元前端串聯(lián)一個(gè)反向器來(lái)消除累積效應(yīng)，取偶數(shù)級(jí)延遲單元的輸出為最終的時(shí)鐘輸出，相位間隔為45度。

在MOS工藝中，傳統(tǒng)的壓控延遲單元主要有兩種結(jié)構(gòu)[7]：1）電容性調(diào)節(jié)；2）電阻性調(diào)節(jié)。前者通過(guò)改變等效電容值來(lái)達(dá)到延遲，但線性度較差，調(diào)節(jié)范圍??；而后者通過(guò)調(diào)節(jié)充放電電流來(lái)改變延遲，線性度好，調(diào)節(jié)范圍也比較大。這里選用電阻性調(diào)節(jié)結(jié)構(gòu)做延遲單元的基本結(jié)構(gòu)，但控制方式變?yōu)殡娏骺刂品绞絒8]。

設(shè)計(jì)的延遲單元如圖6所示。這樣結(jié)合前置的電荷泵后級(jí)的電流源電路，對(duì)延遲控制更為準(zhǔn)確。

圖6 延遲單元Fig.6 Delay cell

3 仿真分析

整個(gè)延遲鎖相環(huán)電路設(shè)計(jì)采用TSMC 0.18μm 1P5M的CMOS工藝實(shí)現(xiàn)。由于壓控延遲線中延遲單元較多，而延遲線上的節(jié)點(diǎn)電容又是其延遲時(shí)間的影響因素，因此設(shè)計(jì)版圖時(shí)需要特別考慮節(jié)點(diǎn)的寄生電容，盡量讓各延遲線信號(hào)連線最短，同時(shí)考慮版圖的對(duì)稱(chēng)性。整個(gè)版圖約為130*60μm2，如圖7所示：

圖7 延遲鎖相環(huán)版圖Fig.7 The layout of delay locked loop

GSM系統(tǒng)的參考頻率為26MHz，這也是延遲鎖相電路的輸入?yún)⒖紩r(shí)鐘頻率。利用Cadence公司的SpectreRF仿真工具對(duì)整個(gè)延遲鎖相環(huán)電路進(jìn)行瞬態(tài)仿真。首先觀察鑒相器的輸出端口UP和DN輸出情況，如圖8所示?？梢钥吹剑瑢?duì)于電荷泵而言，剛開(kāi)始是一個(gè)充電過(guò)程，當(dāng)系統(tǒng)穩(wěn)定后不再充電，UP和DN基本一致，在上升和下降沿瞬間臨界狀態(tài)，充放電保持相等。

圖8 鑒相器的輸出波形Fig.8 The output waveform of phase detector

圖9 電荷泵的輸出波形Fig.9 The output waveform of charge pump

接下來(lái)查看電荷泵的CP端口輸出情況。由于仿真電路平臺(tái)已經(jīng)連接了對(duì)地電容，因此測(cè)量電容上的電壓值VCP，如圖9所示。從VCP的建立穩(wěn)定可以判斷DLL是否鎖定以及具體的鎖定時(shí)間。從波形圖上來(lái)看，延遲鎖相環(huán)的鎖定時(shí)間在520ns左右，VCP穩(wěn)定后的電源約在1.8伏。

圖10給出了反饋時(shí)鐘與參考時(shí)鐘的對(duì)齊過(guò)程，可以看到，520ns以后兩者上升沿對(duì)齊效果較好，最大間隔小于0.5個(gè)ns，開(kāi)環(huán)延遲時(shí)間為1.5T，鎖定相位在2π。

圖11給出了8路等相位間隔的時(shí)鐘，電路鎖定后，8路時(shí)鐘相位間隔基本相等，時(shí)間間隔約4.8ns。

4 結(jié)論

由于無(wú)線通信系統(tǒng)鎖相環(huán)環(huán)路帶寬的不穩(wěn)定性，對(duì)環(huán)路校準(zhǔn)非常重要。本文為GSM系統(tǒng)鎖相環(huán)路校準(zhǔn)設(shè)計(jì)了一款結(jié)構(gòu)簡(jiǎn)單、能快速鎖定的延遲鎖相環(huán)電路。仿真結(jié)果表明，該延遲鎖相電路鎖定時(shí)間為520ns，鎖定相位在2π，并且輸出了8路等相位間隔的時(shí)鐘供數(shù)模轉(zhuǎn)換器使用。

圖10 反饋時(shí)鐘和參考時(shí)鐘的對(duì)齊過(guò)程Fig.10 The alignment process of feedback and reference clock

圖11 8路等相位間隔時(shí)鐘Fig.11 Eight clocks with same phase interval

References)

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Design of delay-locked loop for loop calibration

CHEN Xu1,FANG Lina1,XIAO Ben2
（1.Software Institute,Shenzhen Institute of Information Technology,Shenzhen 518172,P.R.China 2.School of Electrical Engineering,Guangdong Vocational and Technical College,Guangzhou 510051,P.R.China）

Delay locked loop is widely used because it may generate an accurate delay.This paper introduces a delay locked loop applied to loop calibration for PLL circuit of direct modulation transmitter.The whole circuit used TSMC 0.18 μm CMOS technology with a reference frequency of 26 MHz.The power supply is 3.3V.The simulation results show that the circuit has a locking time of about 520ns and a locking phase of 2π.It also can output eight clocks with the same phase interval of 45o.

phase locked loop;delay locked loop;phase detector;voltage-controlled delay line

TN911.8

A

1672-6332（2015）01-0074-05

【責(zé)任編輯：楊立衡】

2015-03-10

深圳市科技計(jì)劃項(xiàng)目（JCYJ20140418100633642）

陳?ài)茫?977-），男（漢），湖南邵陽(yáng)人，工程師，博士，主要研究方向：射頻集成電路設(shè)計(jì)。E-mail：chen_xu@sziit.com.cn