VHDL技術(shù)與傳統(tǒng)電子設(shè)計(jì)方法的比較

【摘 要】伴隨著集成電路尺寸小型化、規(guī)模大型化、設(shè)計(jì)復(fù)雜化的發(fā)展趨勢，傳統(tǒng)的電子設(shè)計(jì)方法已經(jīng)不能夠滿足相關(guān)設(shè)計(jì)需求。本文在分析傳統(tǒng)電子設(shè)計(jì)方法及VHDL技術(shù)特點(diǎn)的基礎(chǔ)上，對二者之間的區(qū)別進(jìn)行詳細(xì)分析，得出VHDL技術(shù)能夠克服傳統(tǒng)自下而上的電子設(shè)計(jì)方法存在的不足，并將成為今后電子設(shè)計(jì)技術(shù)發(fā)展的必然趨勢。

【關(guān)鍵詞】VHDL；電子設(shè)計(jì)；傳統(tǒng)設(shè)計(jì)方法；對比分析

一、引言

最早是采用分離元器件進(jìn)行電子系統(tǒng)設(shè)計(jì)。進(jìn)入21世紀(jì)以來，信息化程度越來越強(qiáng)，以數(shù)字化為主要特征的電子信息產(chǎn)品等，已逐步成為社會(huì)生活中不可缺少的一部分[1-2]。而傳統(tǒng)的電子設(shè)計(jì)方法無論在性價(jià)比還是其他方面，均已經(jīng)不能滿足產(chǎn)品設(shè)計(jì)需求。在集成電路尺寸小型化、規(guī)模大型化、速度高速化、設(shè)計(jì)復(fù)雜化的發(fā)展趨勢促進(jìn)下，具有描述語言的VHDL設(shè)計(jì)技術(shù)產(chǎn)生了[3]。它憑借其強(qiáng)大的語言描述能力、長壽命周期、可讀性好等特點(diǎn)，已被越來越廣泛的應(yīng)用于電子設(shè)計(jì)活動(dòng)中。

二、傳統(tǒng)電子設(shè)計(jì)方法

從二十世紀(jì)初到二十世紀(jì)末，一直采用傳統(tǒng)的電子設(shè)計(jì)方法進(jìn)行電子器件設(shè)計(jì)，其采用自上而下的設(shè)計(jì)思路[4]，其設(shè)計(jì)流程為：

（一）參照系統(tǒng)預(yù)期功能要求，定義系統(tǒng)功能；

（二）依據(jù)系統(tǒng)對硬件功能及其他技術(shù)參數(shù)等要求，編制詳細(xì)技術(shù)規(guī)范書，在此基礎(chǔ)上繪制系統(tǒng)控制流程圖；

（三）基于技術(shù)規(guī)范書和所制定的控制流程圖，繪制系統(tǒng)功能框圖；

（四）進(jìn)行各功能模塊的細(xì)化設(shè)計(jì)，完成電路及固定元器件的設(shè)計(jì)與選型工作；

（五）進(jìn)行PCB板設(shè)計(jì)，并將系統(tǒng)所有模塊的硬件電路進(jìn)行連接；

（六）對所搭建系統(tǒng)進(jìn)行調(diào)試，并對其性能進(jìn)行測試分析；

傳統(tǒng)電子設(shè)計(jì)方法采用自上而下的設(shè)計(jì)思想，系統(tǒng)設(shè)計(jì)過程中若出現(xiàn)錯(cuò)誤，很難進(jìn)行修改或變更，增加了電路設(shè)計(jì)和測試的難度，使得電子產(chǎn)品設(shè)計(jì)周期較長、成本較高。

三、VHDL語言特點(diǎn)及開發(fā)流程分析

（一）VHDL語言特點(diǎn)

VHDL是用于硬件描述語言的第一個(gè)國際標(biāo)準(zhǔn)，具有設(shè)計(jì)周期短、方便修改、移植性強(qiáng)、開放性強(qiáng)等特點(diǎn)[5]。相比于其他硬件描述語言，它的描述能力更強(qiáng)，直接從邏輯行為上對大規(guī)模的電子系統(tǒng)進(jìn)行描述和設(shè)計(jì)，降低了直接開發(fā)硬件系統(tǒng)的而產(chǎn)生的風(fēng)險(xiǎn)。其主要特點(diǎn)分析如下：

1、強(qiáng)大的語言描述功能。VHDL技術(shù)主要用于電路合成、電路描述及電路仿真等環(huán)節(jié)，能對行為級、門級及寄存器傳輸級等各種級別工作進(jìn)行有效描述，它是由抽象設(shè)計(jì)到實(shí)物設(shè)計(jì)的過程，具有高效、可靠等特點(diǎn)，已逐步成為通用硬件設(shè)計(jì)的標(biāo)準(zhǔn)技術(shù)語言。為進(jìn)一步推廣VHDL技術(shù)的應(yīng)用，目前已出現(xiàn)多種VHDL語言專用編輯器。

2、豐富的模型庫。VHDL技術(shù)擁有豐富的函數(shù)模擬庫，提高了系統(tǒng)設(shè)計(jì)的效率。在系統(tǒng)設(shè)計(jì)前期，便可對搭建好的系統(tǒng)進(jìn)行仿真模擬分析，且能實(shí)現(xiàn)在硬件制作前的任意階段對系統(tǒng)結(jié)構(gòu)的修改和完善。有效避免了因設(shè)計(jì)錯(cuò)誤而導(dǎo)致直接生產(chǎn)硬件系統(tǒng)所帶來的損失。

3、可讀性強(qiáng)。VHDL語言具有較強(qiáng)的可能性，很容易被計(jì)算機(jī)或工作人員識(shí)別和理解。利用源代碼能進(jìn)行復(fù)雜控制器設(shè)計(jì)，具有靈活便捷、便于保存與交流及重復(fù)使用的優(yōu)點(diǎn)。

4、強(qiáng)大的生命能力。一方面，VHDL本身生命周期較長，因?yàn)槠湓O(shè)計(jì)程序和最終工藝實(shí)現(xiàn)不具有直接相關(guān)性；另一方面，當(dāng)被用于不同系統(tǒng)設(shè)計(jì)條件時(shí)，只需修改相應(yīng)函數(shù)及參量就可以實(shí)現(xiàn)對系統(tǒng)結(jié)構(gòu)的修改，因此基于VHDL設(shè)計(jì)的源程序能夠被長期使用。

5、適用性強(qiáng)。VHDL技術(shù)適應(yīng)性強(qiáng)，具有較大的使用范圍，支持用戶自定義類型，能夠被廣泛應(yīng)用于FPGA、同步電路、異步電路及其它隨機(jī)電路的設(shè)計(jì)過程。

（二）開發(fā)流程分析

基于VHDL進(jìn)行系統(tǒng)開發(fā)的流程主要包括：文本編輯、功能仿真、邏輯綜合、布局布線、時(shí)序仿真及編程下載等[6]。

1、文本編輯。利用VHDL專用編輯器或其他任何文本編輯器均可實(shí)現(xiàn)對VHDL程序的編輯工作；

2、功能仿真?；赩HDL仿真軟件，對所設(shè)計(jì)的系統(tǒng)進(jìn)行仿真分析，以確保系統(tǒng)能實(shí)現(xiàn)預(yù)期功能要求；

3、邏輯綜合。將所編寫的VHDL源程序文件調(diào)入邏輯綜合軟件，設(shè)定約束條件后進(jìn)行綜合處理，即將語言總和為布爾表達(dá)式和信號(hào)的連接關(guān)系，最終生成并保存為“.edf”工業(yè)標(biāo)準(zhǔn)文件；

4、布局布線。將“.edf”格式文件調(diào)入廠家軟件中，進(jìn)行布局布線，最終將所設(shè)計(jì)的邏輯安置到PLD/FPGA中；

5、序仿真?；诓季植季€過程獲得的參數(shù)，利用仿真軟件對電路的時(shí)序進(jìn)行仿真；

6、編程下載。程序被仿真驗(yàn)證無誤后，便可將其下載到目標(biāo)芯片中。

四、VHDL與傳統(tǒng)電子設(shè)計(jì)方法的比較

VHDL技術(shù)與傳統(tǒng)電子設(shè)計(jì)方法的區(qū)別主要體現(xiàn)在設(shè)計(jì)理念、輸入方式、重復(fù)利用性等方面，具體分析如下：

（一）設(shè)計(jì)理念不同。傳統(tǒng)的電子設(shè)計(jì)技術(shù)常是自頂向上的，要求首先確定最底層電路模塊或元件的結(jié)構(gòu)或功能；而VHDL的設(shè)計(jì)理念則是從功能描述開始，到物理實(shí)現(xiàn)結(jié)束，規(guī)避了直接搭建硬件系統(tǒng)而不能滿足預(yù)期要求的風(fēng)險(xiǎn)。

（二）輸入方式不同?；趥鹘y(tǒng)電子設(shè)計(jì)方法進(jìn)行幾百張甚至千萬張的電子原理圖的輸入，是很難或幾乎不可能實(shí)現(xiàn)的。而利用VHDL對系統(tǒng)進(jìn)行抽象的行為、功能描述，降低了研發(fā)成本，同時(shí)確保了設(shè)計(jì)過程的正確性。

（三）受硬件約束程度不同。基于傳統(tǒng)電子設(shè)計(jì)方法進(jìn)行系統(tǒng)設(shè)計(jì)，所采用的元器件受到結(jié)構(gòu)和性能的制約，因?yàn)椴煌瑥S家的產(chǎn)品性能存在一定的差異。相反，VHDL不包含仍和元器件的物理信息，可在任何階段選擇或修改物理元器件。

（四）重復(fù)利用性不同?；趥鹘y(tǒng)電子設(shè)計(jì)方法所設(shè)計(jì)的系統(tǒng)，不僅性能差、開發(fā)成本高，而且由于系統(tǒng)要求的不同，每次設(shè)計(jì)系統(tǒng)都需要重新購置新的編譯軟件。VHDL技術(shù)采用標(biāo)準(zhǔn)化的設(shè)計(jì)語言，所設(shè)計(jì)系統(tǒng)程序具有較強(qiáng)的重復(fù)利用性。

五、結(jié)束語

相比傳統(tǒng)電子設(shè)計(jì)方法，VHDL技術(shù)具有統(tǒng)籌規(guī)劃性、設(shè)計(jì)高效性、功能描述性、重復(fù)利用性等優(yōu)點(diǎn)，不斷大大縮短產(chǎn)品設(shè)計(jì)周期，而且降低了研發(fā)成本和提高了產(chǎn)品質(zhì)量?；赩HDL技術(shù)進(jìn)行電路設(shè)計(jì)，已經(jīng)成為現(xiàn)代電子設(shè)計(jì)技術(shù)發(fā)展的必然趨勢，而且今后應(yīng)用會(huì)越來越廣泛。

參考文獻(xiàn)：

[1]刁修睦.電子設(shè)計(jì)方法及應(yīng)用[J].山東紡織經(jīng)濟(jì)， 2006（04）： 84-85.

[2]張劭昀，梁佳雯， 郭海雙.基于EDA技術(shù)的現(xiàn)代電子設(shè)計(jì)方法[J].電子世界， 2014（16）： 25-26.

[3]張曉軍，解大，陳陳.VHDL語言在電子設(shè)計(jì)自動(dòng)化中的應(yīng)用[J].電力自動(dòng)化設(shè)備， 2002（05）： 32-34.

作者簡介：梁佳雯，女，1991年7月，湖北武漢，碩士研究生在讀，電子科學(xué)與技術(shù)，貴州師范大學(xué)數(shù)學(xué)與計(jì)算機(jī)科學(xué)學(xué)院。