電場(chǎng)式時(shí)柵信號(hào)處理電路硬件平臺(tái)設(shè)計(jì)

鄭方燕

(重慶理工大學(xué)機(jī)械檢測(cè)技術(shù)與裝備教育部工程研究中心，重慶 400054)

0 引言

課題組前期研制的磁場(chǎng)式時(shí)柵位移傳感器的信號(hào)頻率為400 Hz，對(duì)信號(hào)的處理是通過(guò)一塊FPGA對(duì)信號(hào)周期和相位差進(jìn)行預(yù)處理，一塊DSP實(shí)現(xiàn)復(fù)雜的算法處理，F(xiàn)lash和SDRAM分別作為程序存儲(chǔ)和數(shù)據(jù)緩存，一塊ARM做信號(hào)格式轉(zhuǎn)換，F(xiàn)PGA、DSP、ARM 3塊主芯片以及其外圍配置電路放置在一塊PCB上，系統(tǒng)復(fù)雜，速度慢。課題組正在研制的電場(chǎng)式時(shí)柵的信號(hào)頻率為40 Hz，信號(hào)頻率提高了100倍，對(duì)信號(hào)處理速度提出了新的、更高的要求，需要對(duì)信號(hào)處理電路進(jìn)行重新設(shè)計(jì)以滿足對(duì)40 kHz信號(hào)進(jìn)行有效的、高性能處理[1]。

1 信號(hào)處理電路方案設(shè)計(jì)

提出基于SOPC技術(shù)的解決方案，將信號(hào)采集、處理和傳輸集成在單片高性能FPGA上，在FPGA上采用IP復(fù)用，使用VHDL硬件描述語(yǔ)言設(shè)計(jì)各部分功能模塊，在Nios II軟核處理器中對(duì)采集到的信號(hào)進(jìn)行處理，整個(gè)設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單、功耗低。設(shè)計(jì)好的系統(tǒng)方案原理框圖如圖1所示，由信號(hào)調(diào)理電路、FPGA主控電路和通信電路3個(gè)模塊組成。時(shí)柵傳感器動(dòng)、定測(cè)頭產(chǎn)生的感應(yīng)信號(hào)為強(qiáng)度較小的正弦信號(hào)，這兩路信號(hào)通過(guò)前置信號(hào)調(diào)理電路放大、濾波、整形得到兩路方波信號(hào)，這兩路方波信號(hào)送入主控電路板的FPGA內(nèi)，通過(guò)在FPGA內(nèi)設(shè)計(jì)的比相、計(jì)數(shù)模塊獲得動(dòng)、定測(cè)頭兩路感應(yīng)信號(hào)的周期和相位差，Nios II處理器對(duì)采集到的周期和相位差數(shù)據(jù)進(jìn)行處理，最后轉(zhuǎn)換成位移量，通過(guò)通信接口電路傳輸至計(jì)算機(jī)。

圖1 信號(hào)處理電路原理框圖

2 信號(hào)處理電路硬件平臺(tái)設(shè)計(jì)

電場(chǎng)式時(shí)柵信號(hào)處理電路硬件平臺(tái)包括信號(hào)調(diào)理電路、FPGA主控電路和通信接口電路。高精度、高抗干擾能力的模擬信號(hào)調(diào)理電路由放大電路、濾波電路及過(guò)零比較電路構(gòu)成；高性能的主控電路以FPGA為核心，輔以高精度溫補(bǔ)晶振；通信接口電路采用USB2．0的集成微控制器CY7C68013設(shè)計(jì)，這幾部分電路模塊構(gòu)成的信號(hào)處理電路的硬件平臺(tái)是信號(hào)處理軟件運(yùn)行的載體，為系統(tǒng)運(yùn)行提供有力支撐。

2．1 信號(hào)調(diào)理電路

信號(hào)調(diào)理電路是對(duì)傳感器感應(yīng)到的原始信號(hào)進(jìn)行放大，濾波及過(guò)零比較，以實(shí)現(xiàn)模擬信號(hào)向數(shù)字信號(hào)的轉(zhuǎn)換，提取信號(hào)的相位信息。根據(jù)時(shí)柵位移傳感器原理，時(shí)柵傳感器通過(guò)獲取動(dòng)、定測(cè)頭信號(hào)的相位差來(lái)確定位移量值[2]，所以信號(hào)的相位信息是否準(zhǔn)確將影響傳感器的測(cè)量精度。

2．1．1 信號(hào)采集放大電路

電場(chǎng)式時(shí)柵通過(guò)平板電容進(jìn)行信號(hào)耦合，輸出阻抗較大[1]，需要高輸入阻抗的采集電路；定測(cè)頭與動(dòng)測(cè)頭信號(hào)做差得到駐波[3]，需要高共模抑制比的放大電路。根據(jù)電路需要設(shè)計(jì)的信號(hào)采集放大電路如圖2所示，放大器由兩級(jí)電路構(gòu)成，其中U2A及U2B為第一級(jí)同相放大器，提供高的輸入阻抗；U5為第二級(jí)差動(dòng)放大器，提供高的共模抑制比。

圖2 信號(hào)采集放大電路

由于信號(hào)頻率較高，為避免進(jìn)入非線性區(qū)，該電路設(shè)計(jì)增益Av=10，各電阻值根據(jù)放大倍數(shù)獲取。為避免圖2中Vin1和Vin2所包含的共模信號(hào)超出放大器的允許范圍，將2個(gè)等值電阻R1、R2跨接到2個(gè)測(cè)頭至參考地，將輸入共模信號(hào)牽制在參考地電位值附近，保證了采集電路的正常工作。

2．1．2 濾波電路

電場(chǎng)式時(shí)柵傳感器原始信號(hào)高頻干擾信號(hào)將通過(guò)傳感器耦合至采集電路，直接導(dǎo)致最終測(cè)量數(shù)據(jù)的較大波動(dòng)，加大隨機(jī)誤差，影響數(shù)據(jù)穩(wěn)定性[3]。傳感器信號(hào)頻率為40 kHz，為保證傳感器信號(hào)有效通過(guò)，將濾波器的截止頻率設(shè)計(jì)為48 kHz.預(yù)留一定冗余是為了有利于系統(tǒng)在復(fù)雜環(huán)境下的正常工作，提高系統(tǒng)可靠性。濾波電路如圖3所示。

圖3 濾波電路圖

2．1．3 過(guò)零比較電路

過(guò)零比較實(shí)現(xiàn)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，以便于提取信號(hào)的相位信息。根據(jù)信號(hào)變換要求設(shè)計(jì)的過(guò)零比較電路如圖4所示。電路采用正負(fù)雙電源供電，解決了信號(hào)正負(fù)電軌問(wèn)題，比較器的輸出端為晶體管輸出模式，輸出用電阻下拉至地，實(shí)現(xiàn)與TTL電平兼容。

圖4 過(guò)零比較電路

2．2 主控電路設(shè)計(jì)

根據(jù)功能要求及FPGA資源參數(shù)，Cyclone III系列中的EP3C25E144I7滿足設(shè)計(jì)需求，系統(tǒng)的配置電路如圖5所示。

圖5 系統(tǒng)配置電路

將FPGA配置為3．3 V電平標(biāo)準(zhǔn)的AS模式，即將MSEL0、MSEL1、MSEL2的邏輯值分別設(shè)為0、1、0。芯片配置分為復(fù)位，配置和初始化3個(gè)階段，當(dāng)nCONFIG或者nSTATUS為低，芯片處于復(fù)位狀態(tài)，經(jīng)過(guò)POR時(shí)間后，F(xiàn)PGA釋放nSTATUS，進(jìn)入配置模式，F(xiàn)PGA生成的串口時(shí)鐘(DCLK)控制整個(gè)配置周期并為串口提供時(shí)序[4]。在AS配置模式下，配置芯片在DCLK的上升沿鎖存輸入和控制信號(hào)，并在下降沿送出數(shù)據(jù)，F(xiàn)PGA會(huì)在DCLK的下降沿發(fā)出控制信號(hào)并在DCLK的下降沿鎖存配置數(shù)據(jù)，F(xiàn)PGA接收完配置信息后，釋放開(kāi)環(huán)輸出的CONF_DONE，當(dāng)CONF_DONE變成高電平時(shí)，F(xiàn)PGA開(kāi)始初始化。外接的肖特基二極管和電容用于保護(hù)FPGA在AS配置模式下不會(huì)因過(guò)沖而導(dǎo)致對(duì)輸入管腳的損壞。

2．3 通信接口電路設(shè)計(jì)

為了滿足40 kHz信號(hào)測(cè)量要求，設(shè)計(jì)了USB通信接口電路以獲得高速的數(shù)據(jù)傳輸速率。USB接口電路采用了USB2．0的集成微控制器CY7C68013進(jìn)行設(shè)計(jì)，設(shè)計(jì)好的USB接口電路如圖6所示。電路通過(guò)R42與C96構(gòu)成的RC充放電電路為芯片提供上電復(fù)位信號(hào)，U14右側(cè)的控制信號(hào)線和16位數(shù)據(jù)信號(hào)線與主控FPGA相連。通過(guò)標(biāo)準(zhǔn)的扁平USB接口插座J3即可與上位機(jī)或其他采用USB進(jìn)行通信的設(shè)備相連。

圖6 USB接口電路設(shè)計(jì)

3 實(shí)驗(yàn)結(jié)果

根據(jù)上述設(shè)計(jì)，制作的時(shí)柵信號(hào)處理主板電路簡(jiǎn)單、小巧。為了檢驗(yàn)設(shè)計(jì)的信號(hào)處理電路的性能，對(duì)研制的信號(hào)處理電路板在電場(chǎng)式直線時(shí)柵測(cè)量裝置下做了如下實(shí)驗(yàn)：

用RENISHAW ML10激光干涉儀作為測(cè)量基準(zhǔn)進(jìn)行精度測(cè)試，LabVIEW產(chǎn)生四相激勵(lì)信號(hào)源，上位機(jī)控制直線導(dǎo)軌的運(yùn)動(dòng)，時(shí)柵的信號(hào)處理電路采用該設(shè)計(jì)研制的信號(hào)處理板，經(jīng)信號(hào)處理主板處理好的數(shù)據(jù)為位移測(cè)量值，激光干涉儀采集到的數(shù)據(jù)為位移標(biāo)稱值，將位移測(cè)量值和標(biāo)稱值送至上位機(jī)進(jìn)行對(duì)比，即得到時(shí)柵測(cè)量數(shù)據(jù)的精度值和誤差曲線。圖7為搭建的實(shí)驗(yàn)平臺(tái)，圖8為精度實(shí)驗(yàn)原始數(shù)據(jù)(未經(jīng)過(guò)誤差實(shí)時(shí)修正算法處理)，在1個(gè)對(duì)極內(nèi)誤差的峰峰值為0．8 μm，根據(jù)時(shí)柵位移傳感器的特點(diǎn)，誤差在每個(gè)對(duì)極內(nèi)具有重復(fù)性[5]，表明用于該實(shí)驗(yàn)的量程范圍為200 mm的電場(chǎng)式直線時(shí)柵在的誤差峰峰值為0．8 μm，達(dá)到較高精度。

圖7 實(shí)驗(yàn)平臺(tái)

圖8 電場(chǎng)式時(shí)柵原始誤差曲線

4 結(jié)束語(yǔ)

(1)僅采用1塊FPGA芯片完成了對(duì)信號(hào)的采集、處理、傳輸?shù)裙δ?，電路?jiǎn)單、穩(wěn)定性好。

(2) 實(shí)驗(yàn)表明該電路在電場(chǎng)式直線時(shí)柵系統(tǒng)中得以應(yīng)用，在200 mm量程內(nèi)誤差峰峰值達(dá)到0．8 μm，已達(dá)到較高精度，對(duì)圖8的誤差曲線進(jìn)行頻譜分析，誤差主要為一次、二次和四次誤差，采用諧波擬合的方法很容易對(duì)誤差進(jìn)行修改。經(jīng)初步修正，電場(chǎng)式時(shí)柵的精度為0．3 μm，實(shí)現(xiàn)了高精度。

(3)此信號(hào)處理電路也可用于電場(chǎng)式圓時(shí)柵系統(tǒng)，或高速的磁場(chǎng)式時(shí)柵測(cè)量系統(tǒng)。

參考文獻(xiàn)：

[1] 劉小康，彭東林，王先全，等．一種基于交變電場(chǎng)的時(shí)柵直線位移傳感器：中國(guó)，2011101459675．2012-9-26.

[2] 彭東林，張興紅，劉小康，等．場(chǎng)式時(shí)柵位移傳感器．儀器儀表學(xué)報(bào)，2003，24(3)：321-323．

[3] 彭凱．精密電場(chǎng)式時(shí)柵傳感器參數(shù)設(shè)計(jì)與優(yōu)化：[學(xué)位論文].重慶：重慶理工大學(xué)，2013.

[4] Meyer-Baese.U．?dāng)?shù)字信號(hào)處理的FPGA實(shí)現(xiàn).3版，劉凌，譯．北京：清華大學(xué)出版社，2011．

[5] 劉小康．基于電氣制導(dǎo)與誤差修正的幾何量計(jì)量新方法及新型柵式智能位移傳感器研究：[學(xué)位論文]．重慶：重慶大學(xué)，2005．