一種基于中頻信號(hào)的雷達(dá)原理實(shí)驗(yàn)儀

甘 軼, 鄧有為, 張智軍

(空軍工程大學(xué) 航空航天工程學(xué)院，陜西 西安 710038)

0 引 言

電子類課程體系中“雷達(dá)原理”課程占據(jù)十分重要的地位，但由于其概念抽象，原理深?yuàn)W，模型復(fù)雜，工作和處理方式多，學(xué)習(xí)難度較大。受限于雷達(dá)實(shí)裝缺失、雷達(dá)實(shí)驗(yàn)儀器昂貴稀少等因素，院校難以有效開展雷達(dá)原理方面的實(shí)驗(yàn)。另一方面，隨著計(jì)算機(jī)技術(shù)、數(shù)字信號(hào)處理技術(shù)的發(fā)展，雷達(dá)信號(hào)產(chǎn)生、信號(hào)處理完全可以依靠先進(jìn)的數(shù)字處理器件DSP和大規(guī)模集成電路FPGA予以實(shí)現(xiàn)。這種趨勢(shì)下，使得基于雷達(dá)中頻信號(hào)建設(shè)一個(gè)仿真各種雷達(dá)信號(hào)及其工作狀態(tài)以開展雷達(dá)原理實(shí)驗(yàn)內(nèi)容的低成本實(shí)驗(yàn)室成為可能[1-5]。

本文介紹一種基于雷達(dá)中頻信號(hào)的原理實(shí)驗(yàn)儀的設(shè)計(jì)與研制，能夠?qū)崿F(xiàn)真實(shí)雷達(dá)中頻信號(hào)產(chǎn)生、接收處理、解析上報(bào)，能通過(guò)計(jì)算機(jī)進(jìn)行通信控制和結(jié)果顯示，為雷達(dá)發(fā)射信號(hào)測(cè)試、回波測(cè)試、處理演示、抗干擾等一系列課程內(nèi)容提供了實(shí)驗(yàn)手段，對(duì)深化學(xué)員理解雷達(dá)理論具有重要的意義。

1 系統(tǒng)功能與指標(biāo)設(shè)計(jì)

1.1 功能設(shè)計(jì)要求

(1) 提供關(guān)鍵信號(hào)節(jié)點(diǎn)的輸入輸出接口；能夠與計(jì)算機(jī)進(jìn)行通信，受計(jì)算機(jī)(上位機(jī))操作軟件的控制，并能將處理結(jié)構(gòu)上報(bào)到上位機(jī)進(jìn)行顯示；

(2) 基于PD雷達(dá)體制，產(chǎn)生60 MHz中頻信號(hào)，并按控制要求形成中頻信號(hào)的波形調(diào)制，可以設(shè)置簡(jiǎn)單脈沖、PRF可變，PM調(diào)制、LMF連續(xù)波等信號(hào)形式；可設(shè)高、中、低重頻模式；

(3) 能夠設(shè)置成搜索掃描模式和跟蹤模式。在任意模式下，完成中頻信號(hào)的采樣、加權(quán)處理、FFT、脈沖壓縮、CFAR、MTI、模糊解算等處理，并解算出模擬目標(biāo)參數(shù)；

(4) 能夠產(chǎn)生設(shè)定模式下的干擾信號(hào)，并根據(jù)指令調(diào)整模擬目標(biāo)與干擾信號(hào)的幅度，實(shí)驗(yàn)不同干擾信號(hào)下的處理效果。

(5) 模擬天線掃描，關(guān)聯(lián)數(shù)據(jù)處理過(guò)程與結(jié)果。

1.2 關(guān)鍵指標(biāo)設(shè)計(jì)

實(shí)驗(yàn)儀主要指標(biāo)設(shè)計(jì)包括脈沖重頻、脈沖寬度、信號(hào)樣式與帶寬；其主要參數(shù)如表1所列。

表1 關(guān)鍵設(shè)計(jì)指標(biāo)

而對(duì)于實(shí)驗(yàn)儀自身產(chǎn)生的模擬目標(biāo)和干擾信號(hào)，兩者具有獨(dú)立的頻率和幅度控制。其中按照雷達(dá)工作波長(zhǎng)λ=0.03 m設(shè)計(jì)，模擬目標(biāo)多普勒頻移范圍為±60 kHz；干擾信號(hào)預(yù)置不同干擾樣式，預(yù)置高斯白噪聲調(diào)幅干擾信號(hào)樣式。模擬目標(biāo)回波與干擾信號(hào)強(qiáng)度分別可設(shè)定，模擬目標(biāo)幅度設(shè)定采用256等級(jí)，干擾設(shè)定64等級(jí)。

對(duì)于信號(hào)處理環(huán)節(jié)，設(shè)定可選處理模式和門限參數(shù)。處理模式分為相參、非相參處理。對(duì)于門限調(diào)整則按照CFAR處理機(jī)制，預(yù)置參考門限。

2 總體技術(shù)方案

規(guī)劃實(shí)驗(yàn)儀主要針對(duì)雷達(dá)中頻信號(hào)進(jìn)行硬件設(shè)計(jì)，實(shí)現(xiàn)采樣、數(shù)字信號(hào)處理，完成雷達(dá)核心功能，并能輸出節(jié)點(diǎn)的實(shí)際信號(hào)，用于實(shí)驗(yàn)。基本方案是基于DSP和FPGA用硬件構(gòu)成中頻信號(hào)產(chǎn)生、目標(biāo)模擬、采樣、雷達(dá)信號(hào)處理的小型系統(tǒng)，實(shí)現(xiàn)雷達(dá)發(fā)射信號(hào)模擬、回波信號(hào)模擬，提供時(shí)序脈沖輸出，能夠通過(guò)上位機(jī)實(shí)現(xiàn)參數(shù)設(shè)置與結(jié)果輸出[6-8]。其總體技術(shù)方案框圖如圖1所示。

圖1 總體構(gòu)成框圖

實(shí)驗(yàn)功能主要依靠DSP和FPGA構(gòu)成的處理系統(tǒng)實(shí)現(xiàn)。其中DSP主要負(fù)責(zé)與上位機(jī)的通訊，解析上位機(jī)的控制命令，按要求進(jìn)行中頻信號(hào)產(chǎn)生的控制，并能接收FPGA模塊對(duì)信號(hào)的一次硬件處理結(jié)果，按照PD雷達(dá)數(shù)據(jù)處理機(jī)制實(shí)現(xiàn)對(duì)目標(biāo)數(shù)據(jù)處理、解算，最終將目標(biāo)數(shù)據(jù)和狀態(tài)通過(guò)通訊單元上報(bào)給上位機(jī)顯示。

FPGA模塊主要負(fù)責(zé)對(duì)輸入信號(hào)的AD數(shù)據(jù)流進(jìn)行處理，完成模擬回波信號(hào)的加權(quán)、脈沖壓縮、FFT以及恒虛警等信號(hào)處理，并將處理結(jié)果通過(guò)并行總線輸出給DSP模塊[9]。FPGA模塊中還實(shí)現(xiàn)了時(shí)序邏輯的輸出，依據(jù)上位機(jī)的控制指令要求，產(chǎn)生不同的脈沖重復(fù)頻率PRF，形成雷達(dá)處理節(jié)拍CPI時(shí)序，并按距離設(shè)置和跟蹤波門產(chǎn)生距離/跟蹤波門[10-11]。上述信號(hào)均能通過(guò)視頻脈沖形式進(jìn)行輸出，方便測(cè)試。其中主要器件選型列表如表2所示。

3 主要功能設(shè)計(jì)與實(shí)現(xiàn)方法

3.1 回波與干擾信號(hào)產(chǎn)生

回波與干擾信號(hào)的產(chǎn)生是依賴于兩個(gè)DDS模塊實(shí)現(xiàn)的。其中一個(gè)模塊負(fù)責(zé)完成雷達(dá)目標(biāo)回波信號(hào)產(chǎn)生，而另一個(gè)主要負(fù)責(zé)按照設(shè)定的干擾樣式進(jìn)行干擾信號(hào)形成。核心芯片為AD9857，是一款14 bit高性能的數(shù)字上變頻器，內(nèi)部集成一個(gè)32 bit正交DDS，實(shí)現(xiàn)8 bit的輸出幅度控制；其信號(hào)產(chǎn)生結(jié)構(gòu)如圖2所示。

表2 主要器件選型表

圖2 信號(hào)產(chǎn)生結(jié)構(gòu)

基帶信號(hào)參數(shù)改變時(shí)，DSP芯片更新基帶信號(hào)波形并寫入存儲(chǔ)器。

模擬目標(biāo)參數(shù)是按照上位機(jī)設(shè)定的初值進(jìn)行，可以設(shè)定為距離-速度關(guān)聯(lián)。其中模擬目標(biāo)距離R指標(biāo)要求為0.15～150 km，距離分辨為50 m。本設(shè)計(jì)中采用50 MHz時(shí)標(biāo)，距離設(shè)置采用16 bit，則距離遲延數(shù)值N(R)與目標(biāo)當(dāng)前距離設(shè)定值R的控制關(guān)系為：

(1)

模擬目標(biāo)多普勒頻率相位累加器時(shí)鐘采用10 MHz，16 bit字長(zhǎng)，保證2 bit有效相移位，采用14 bit-ADC，相位累加器的加數(shù)N(F)與fd的控制關(guān)系為：

(2)

當(dāng)fd小于零時(shí)，N(F)為補(bǔ)碼。在最高速度下，變化單位距離所用時(shí)間作為軟件定時(shí)時(shí)間，采用16 bit累加法控制距離運(yùn)動(dòng)，滿足距離-多普勒同步運(yùn)動(dòng)。

將回波基帶信號(hào)通過(guò)DDS調(diào)制和轉(zhuǎn)換輸出，中心頻率為60 MHz。干擾信號(hào)的產(chǎn)生與目標(biāo)回波信號(hào)產(chǎn)生類似。

3.2 采樣與處理

系統(tǒng)設(shè)計(jì)是在限定信號(hào)帶寬的基礎(chǔ)上進(jìn)行的[12]。采樣電路采用AD9235進(jìn)行設(shè)計(jì)，其轉(zhuǎn)換精度12位，采樣頻率48 MHz。通過(guò)數(shù)字混頻、濾波方式實(shí)現(xiàn)信號(hào)的變化。由于中頻60 MHz，采樣48 MHz，故混頻NCO頻率為12 MHz。其中采樣電路部分設(shè)計(jì)如圖3所示。

圖3 采樣電路的設(shè)計(jì)

考慮到濾波器的影響，經(jīng)過(guò)抽取后的數(shù)據(jù)率應(yīng)大于等于信號(hào)帶寬的1.25倍，在信號(hào)帶寬為2 MHz條件下，抽取后的數(shù)據(jù)率應(yīng)大于2.5 MHz。在LPRF及MPRF模式下，選取抽取率為8，則抽取濾波器的階數(shù)為160階，抽取后數(shù)據(jù)速率為6 MHz。在HPRF模式中，選取數(shù)據(jù)抽取率為16，抽取后數(shù)據(jù)速率為3 MHz(48 MHz/16)。

3.3 信號(hào)處理與檢測(cè)

雷達(dá)信號(hào)處理與檢測(cè)主要依靠Xilinx公司的一片XC4VSX55高性能的數(shù)字信號(hào)處理FPGA實(shí)現(xiàn)，該器件具有SLICE、BLOCK RAM、DSP48、DCM等豐富資源，功能強(qiáng)大。對(duì)信號(hào)的主要處理結(jié)構(gòu)如圖4所示[10-11,13]。

圖4 信號(hào)處理主要結(jié)構(gòu)

根據(jù)處理結(jié)構(gòu)和外部接口關(guān)系，可以把FPGA進(jìn)行功能分區(qū)，如圖5所示。

下變頻后信號(hào)I、Q由AD9765芯片進(jìn)行DA轉(zhuǎn)換為模擬信號(hào)，并通過(guò)AD8047進(jìn)行兩級(jí)放大輸出，供測(cè)試觀察。在LPRF模式下(線性調(diào)頻)實(shí)測(cè)的波形如圖6所示(測(cè)試儀器Tektronix DP07054)。

[7]的仿真圖對(duì)比，IQ通道信號(hào)輸出正確。另外設(shè)計(jì)中MTD采用8點(diǎn)FFT實(shí)現(xiàn)，恒虛警采用兩邊單元距離單元平均算法[14]，保護(hù)單元為2，平均單元為8。在HPRF時(shí)進(jìn)行頻率分析，F(xiàn)FT點(diǎn)數(shù)為1 024點(diǎn)。

圖5 FPGA的功能分區(qū)

圖6 實(shí)測(cè)的IQ通道信號(hào)

3.4 數(shù)據(jù)處理

數(shù)據(jù)處理部分以TI公司的TMS320C6416高性能定點(diǎn)數(shù)字信號(hào)處理器為核心進(jìn)行設(shè)計(jì)。該器件最高工作時(shí)鐘600 MHz，可達(dá)4 800 MIPS。主要硬件資源有128 Kb L1P cache, 128 Kb L1D cache, 8 Mb L2 cache。兩個(gè)外部存儲(chǔ)器接口(EMIF)，EMIFA為64 bit，EMIFB為16 bit，共1280M字節(jié)外部地址。

數(shù)據(jù)處理部分主要完成MPRF、HPRF模式下解模糊計(jì)算。其中MPRF模式下距離模糊解算依據(jù)PRF1、PRF2下測(cè)得距離Rprf1、Rprf2確定。在HPRF模式中以CPI為單位時(shí)間進(jìn)行處理，對(duì)節(jié)拍內(nèi)不同的PRF上同一個(gè)距離單元的數(shù)據(jù)做FFT運(yùn)算。關(guān)于信號(hào)強(qiáng)度估計(jì)、距離門、頻率量一次給出在DSP中進(jìn)行目標(biāo)參數(shù)確定[12-13]。

3.5 輸出與通訊接口

試驗(yàn)儀設(shè)計(jì)了時(shí)鐘、中頻RF、CPI、PRF等信號(hào)的輸入、輸出接口。工作時(shí)，單機(jī)可以依靠輸入輸出接口自環(huán)進(jìn)行工作，以可以雙機(jī)互聯(lián)工作。互聯(lián)時(shí)，一臺(tái)設(shè)備及上位機(jī)實(shí)現(xiàn)目標(biāo)初值設(shè)置，產(chǎn)生目標(biāo)，并提供時(shí)間基準(zhǔn)輸出；另一臺(tái)設(shè)備接收處理完成目標(biāo)檢測(cè)處理和上報(bào)顯示。

與上位機(jī)的通訊采用串口通信。波特率為115.2 kb/s，分別設(shè)計(jì)上下行通訊協(xié)議。協(xié)議按包進(jìn)行，每包數(shù)據(jù)自定義數(shù)據(jù)字幀頭、類型標(biāo)識(shí)、數(shù)據(jù)內(nèi)容、校驗(yàn)與幀尾。其中數(shù)據(jù)內(nèi)容包括目標(biāo)方位、俯仰、距離、速度、備份字節(jié)構(gòu)成，每信息2 byte。下行協(xié)議主要傳輸上位機(jī)給出的狀態(tài)控制、初值設(shè)定。

4 結(jié) 語(yǔ)

基于DSP與FPGA構(gòu)成信號(hào)處理系統(tǒng)，可以方便地對(duì)系統(tǒng)進(jìn)行升級(jí)和功能擴(kuò)展，方便、靈活的模擬產(chǎn)生不同雷達(dá)信號(hào)樣式、設(shè)置不同目標(biāo)的參數(shù)，開發(fā)不同的處理方法，為雷達(dá)信號(hào)處理提供了有效的調(diào)試平臺(tái)，加深了對(duì)雷達(dá)工作機(jī)理的理解，大大降低了對(duì)雷達(dá)實(shí)裝的依賴，具有很好的應(yīng)用前景。

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