基于FPGA的八通道高速ADC的時序設計*

徐立升，徐根倩，馬正欣，宋早迪，蔣秀波，周冬冬，秦智超

(北方信息控制集團有限公司車載信息系統(tǒng)研發(fā)部，南京210000)

1 引言

隨著電子技術的發(fā)展，軍用無線數(shù)傳設備向著小型化、低功耗化的方向發(fā)展。無線數(shù)傳設備需要在面積有限的印刷電路板上實現(xiàn)多路采樣的需求，采用多通道高速ADC可以滿足設備微型化的要求[1]。Analog Device公司的AD9252集成了八路模數(shù)轉換，輸出采用高速串行DDR(Double Data Rate)方式，Xilinx公司高端 FPGA中集成了片同步模塊[2]，利用這一模塊可以滿足串并轉換的時序要求，正確地恢復出并行數(shù)據(jù)。但是低端的FPGA中無此模塊，考慮到成本問題，系統(tǒng)采用兼容低端FPGA設計方法，利用FPGA內(nèi)部的寄存器來實現(xiàn)串并轉換，通過內(nèi)部時鐘管理模塊DCM(Digital Clock Management)、位置約束等來滿足時序要求。

AD9252是一款八通道，14 b的模數(shù)轉換器，最高采樣率為50 Msample/s;內(nèi)部集成了采樣保持電路，輸出采用高速串行DDR方式，輸出端包含一個輸出數(shù)據(jù)時鐘(DCO)用于捕獲數(shù)據(jù)和一個幀使能信號(FCO)表示新的數(shù)據(jù)位的開始;接收端通過串并轉換，恢復并行數(shù)據(jù)。

2 設計方案

AD9252高速串行數(shù)據(jù)轉換成并行數(shù)據(jù)是通過FPGA內(nèi)部寄存器來實現(xiàn)。幀使能信號FCO生成上下沿使能信號，通過多個寄存器來寄存串行數(shù)據(jù)，下一個幀使能信號FCO到來之前，取走并行數(shù)據(jù)，完成串并轉換，具體實現(xiàn)如圖1所示。

圖1 FPGA解串的示意圖Fig.1 Deserializer based on FPGA

圖2 FPGA內(nèi)部全局時鐘網(wǎng)絡示意圖Fig.2 Global clock network of FPGA

采樣時鐘為40 MHz的系統(tǒng)，輸出時鐘DCO為40×14/2=280 MHz，串行輸出采用DDR方式，數(shù)據(jù)率為 280×2=560 Mb/s，數(shù)據(jù)的時間窗口僅為1.79 ns，除去數(shù)據(jù)上升沿、下降沿時間和抖動時間，數(shù)據(jù)的有效窗口長度變得更小。采用FPGA內(nèi)部寄存器完成串并轉換時，寄存器之間的布線延遲時間與數(shù)據(jù)有效窗口時間相當，要實現(xiàn)系統(tǒng)穩(wěn)定的工作，必須滿足數(shù)據(jù)的建立保持時間的要求。FPGA內(nèi)部的時鐘資源、時序約束以及位置約束為此實現(xiàn)提供了基礎。

圖2顯示了FPGA內(nèi)部全局時鐘資源為一樹形結構，保證了全局時鐘到達邏輯單元的布線長度相同。時鐘接入全局時鐘資源通過全局緩沖器來實現(xiàn)[3]，如下所示:

BUFG CLKG(.I(clk0_p)，.O(clk0))

BUFG CLKG(.I(clk180_n)，.O(clk180))

FPGA內(nèi)部布線前的全局時鐘與觸發(fā)器的關系可通過FPGA開發(fā)工具Planahead查看，全局時鐘連接到觸發(fā)器的關系如圖3所示。

圖3 布局布線前全局時鐘網(wǎng)絡圖Fig.3 Gobal glock network of pre－map

3 時序設計

FPGA內(nèi)部時序設計通過時鐘管理模塊DCM、位置約束和延遲單元IDELAY來實現(xiàn)。

3.1 DCM的時鐘設計

AD9252輸出280 MHz時鐘通過FPGA全局輸入引腳進入FPGA內(nèi)部的DCM，產(chǎn)生兩個相差180°的時鐘，分別用來寄存上下沿數(shù)據(jù)。DCM除了倍頻和分頻時鐘功能外，還能補償時鐘進入FPGA到DCM布線延遲和時鐘經(jīng)過全局網(wǎng)絡到達觸發(fā)器的延遲，保持時鐘與數(shù)據(jù)原來的時序關系。

為了保證時鐘到達各個觸發(fā)器的延遲相同，DCM產(chǎn)生的兩個時鐘接入FPGA內(nèi)部的全局時鐘網(wǎng)絡，全局時鐘網(wǎng)絡是一種全局布線資源，保證時鐘信號到達各個目標邏輯單元的延遲基本相同。FPGA內(nèi)部全局時鐘資源網(wǎng)絡如圖2所示。

FPGA內(nèi)部高速時鐘必須加入周期約束來保證時鐘布線滿足時序要求，約束語句如下所示:

TIMESPECclk_p=PERIOD"clk0"280 MHz HIGH 50%

TIMESPECclk_n=PERIOD"clk180"280 MHz HIGH 50%

約束語句保證了全局時鐘周期為280 MHz，占空比為50%，高電平有效。

FPGA內(nèi)部布局布線后，通過FPGA editor工具查看全局時鐘布線資源，如圖4所示。

3.2 位置約束

設計時加入位置約束，將串并轉換的觸發(fā)器放在FPGA內(nèi)部同一物理區(qū)域，縮短輸入數(shù)據(jù)與觸發(fā)器之間的布線長度，減小布線延遲時間。圖4顯示通過位置約束，觸發(fā)器被約束在FPGA內(nèi)部同一位置區(qū)域，并且靠近ADC輸入引腳。

3.3 時序調整模塊IDELAY

串并轉換時，F(xiàn)PGA內(nèi)部寄存器必須在數(shù)據(jù)穩(wěn)定時間內(nèi)寄存數(shù)據(jù)，才能正確恢復并行數(shù)據(jù)。AD9252輸出的數(shù)據(jù)與時鐘的時序關系經(jīng)過布線的延遲后，不能滿足建立保持時間的要求，需要重新調整。通過FPGA內(nèi)部集成的IDELAY來實現(xiàn)時序微調整[3]。

IDELAY是FPGA內(nèi)部集成的可編程絕對延遲單元。IDELAY具有64個tap的可調延遲單元，每個tap延遲時間為78 ps，可以實現(xiàn)5.0 ns的延遲。時序設計時改變tap值，來調整數(shù)據(jù)和時鐘的時序關系。IDELAY模塊需要一個參考時鐘才能正常工作。

4 時序分析

采樣時實現(xiàn)在數(shù)據(jù)眼圖中心采樣極為重要，對于560 Mb/s數(shù)據(jù)速率，數(shù)據(jù)周期 Tperiod=1.79 ns，實際傳輸過程中很多因素會減小數(shù)據(jù)有效時間寬度。數(shù)據(jù)時間寬度分析對設計具有指導作用。

ADC輸入時鐘抖動值為0.34 ps，相對于數(shù)據(jù)周期，此抖動時間可以忽略。數(shù)據(jù)的上升沿和下降沿的典型值TR=0.3 ns，時鐘經(jīng)過FPGA的DCM引入的抖動值TDCMJ=0.2 ns，IDELAY模塊的參考時鐘通過DCM倍頻后提供，參考時鐘引入抖動為TIdelayJ=0.31 ns，F(xiàn)PGA內(nèi)部觸發(fā)器的建立時間 TSetup=0.47 ns(數(shù)據(jù)要先于時鐘0.47 ns達到穩(wěn)定)。數(shù)據(jù)的有效窗口寬度為

5 測試

高速接口的FPGA程序是在Xilinx ISE12.4編譯環(huán)境下實現(xiàn)的，仿真采用ISE自帶的仿真工具ISim12.3，功能驗證和時序驗證通過 Chipscope Pro12.3捕獲波形實現(xiàn)。

5.1 功能測試

功能測試時采用信號發(fā)生器產(chǎn)生一定頻率的正弦波接入ADC的輸入端，后端通過FPGA的在線邏輯分析儀Chipscope來分析采集的數(shù)據(jù)信號，如圖5所示。

圖5 正弦信號的采樣波形Fig.5 Sampled waveform of sine

圖5 中重建的信號波形和頻率與信號產(chǎn)生器的相同，驗證了串并轉換時序設計的正確性。

5.2 時序測試

時序分析主要測試IDELAY模塊中多少個tap值可以使系統(tǒng)穩(wěn)定工作，計算出數(shù)據(jù)眼圖寬度。測試結果見表1。

表1 一路ADC的tap值測試結果Table1 The result of tap

從測試結果可以看出數(shù)據(jù)眼圖寬度為5 taps，時間寬度為

眼圖測試寬度與分析的眼圖寬度相差0.12 ns，時序分析時并未考慮到PCB布線和FPGA內(nèi)部布線的抖動時間，此外IDELAY模塊中每個tap都會引入相應的抖動時間，這些都會減小數(shù)據(jù)眼圖寬度。

6 結論

本文綜合利用FPGA內(nèi)部時序約束工具和FPGA內(nèi)部的組成單元——寄存器實現(xiàn)了高速串行數(shù)

據(jù)的正確解串，避免了高端FPGA內(nèi)部集成的片同步模塊在低端FPGA中無法實現(xiàn)的問題;同時，克服了片同步模塊要求解串通道的信號線需要布局在FPGA相鄰區(qū)域的限制，提高了系統(tǒng)設計的靈活性，降低了系統(tǒng)設計的成本。測試結果表明，該高速接口可以穩(wěn)定工作。此外，此系統(tǒng)還可以應用在其他高密度集成系統(tǒng)中，提高了系統(tǒng)的復用性。

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