垂直偏移量任意可調(diào)的信號發(fā)生器的FPGA實現(xiàn)

陳 琳,潘海鴻,黃光永,李家恒

(廣西大學機械工程學院,南寧530004)

1 引 言

直接數(shù)字頻率合成器(DDS)具有硬件要求低、頻率切換速度快、頻率分辨率高等優(yōu)點,已廣泛應(yīng)用于自動測控系統(tǒng)、儀器儀表、通信等領(lǐng)域。一般采用DDS芯片實現(xiàn)波形信號發(fā)生器的功能,但其控制方式相對固定,因此不能完全滿足用戶的需求。而基于高性能FPGA芯片設(shè)計出的DDS可根據(jù)需求實現(xiàn)復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能,其具有良好的實用性和靈活性。在應(yīng)用中,需要對多路波形信號的頻率、相位、幅度進行高精度調(diào)節(jié)控制。目前,對信號幅度的調(diào)節(jié)存在兩個方面的不足:一是通過軟件方式在波形查找表輸出波形數(shù)據(jù)的末端,簡單地加入除法器(或乘法器),該方法不能調(diào)節(jié)波形信號在垂直方向上所產(chǎn)生的偏移量[1-2];二是通過硬件方式在D/A轉(zhuǎn)換器模擬信號輸出末端增加集成模擬乘法器芯片實現(xiàn)波形信號的調(diào)零,該方法硬件成本較高且存在一定誤差[3-4]。

本文結(jié)合直接數(shù)字頻率合成(DDS)具有頻率分辨率高、切換速度快等優(yōu)點,基于FPGA軟件編程方式提出一種可以任意調(diào)節(jié)輸出波形信號的垂直偏移量的信號發(fā)生器的設(shè)計。采用Altera公司的Cyclone系列FPGA芯片,實現(xiàn)數(shù)字化高精度調(diào)節(jié)多路信號的頻率、相位、幅度、偏移量,進而降低硬件電路設(shè)計難度和硬件電路的成本。

2 DDS原理

DDS原理如圖1所示,主要由相位累加器、地址加法器、波形查找表、D/A轉(zhuǎn)換器和低通濾波器組成。在每個系統(tǒng)時鐘脈沖到來,N位相位累加器與頻率控制字K進行線性累加,累加結(jié)果反饋到相位累加器輸入端和輸送到地址加法器。在下一個脈沖到來時,相位累加器將輸入端累加結(jié)果與K相加,如此循環(huán),當相位累加器積滿時就產(chǎn)生一次溢出,完成一個周期波形信號輸出。地址加法器截取相位累加器高M位二進制碼作為尋址值,查找波形查找表的波形數(shù)據(jù)。波形數(shù)據(jù)在經(jīng)過D/A轉(zhuǎn)換器和低通濾波器轉(zhuǎn)換成模擬波形輸出。相位累加器頻率控制字K大小不同,相位累加器積滿時溢出頻率不同,也即輸出波形頻率不同。通過改變頻率控制字K大小來改變輸出波形頻率。輸出波形頻率 fout與系統(tǒng)時鐘頻率fs、頻率控制字K、相位累加器位數(shù)N關(guān)系為

當K為1時,輸出波形信號頻率分辨率為

最大輸出頻率由Nyquist采樣定理決定:fmax=fs/2。

圖1 DDS原理圖Fig.1 The schematic diagram of DDS

3 波形信號垂直偏移量任意可調(diào)的信號發(fā)生器設(shè)計

根據(jù)DDS原理,在FPGA中實現(xiàn)全數(shù)字化調(diào)節(jié)波形信號的頻率、相位、幅度、任意垂直偏移量的功能。通常信號發(fā)生器產(chǎn)生正弦波、鋸齒波、方波、三角波以及自定義任意波形。波形生成方法有查表法、查表并一階(線性)插補法、泰勒級數(shù)近似值法等[5-6]?？紤]滿足實驗要求情況下,盡量選擇速度快、精度較高、波形存儲空間需求低的方法。經(jīng)對比分析,這里波形生成方法選擇查表法。整個信號發(fā)生器系統(tǒng)原理框圖如圖2所示,在系統(tǒng)時鐘同步下,32位相位累加器不斷對頻率控制字K進行線性累加,當相位累加器積滿時就產(chǎn)生一次溢出,從而完成一個周期波形信號輸出。32位相位累加器對頻率控制字K進行線性累加,截取相位累加器高12位二進制碼輸送到地址累加器,地址累加器查找波形查找表數(shù)據(jù),經(jīng)過除法器、加法器、數(shù)據(jù)取反器、16位D/A轉(zhuǎn)換器、低通濾波器后,輸出波形信號。

圖2 垂直偏移量任意可調(diào)信號發(fā)生器系統(tǒng)原理圖Fig.2 The principle of arbitrarily adjusted of vertical offset for signal generator system

現(xiàn)以正弦波為例(其它波形的產(chǎn)生采用與正弦波類似的方法),結(jié)合正弦波信號對稱特點,波形查找表存儲1/4周期波形。地址加法器最高位和次高位分別控制數(shù)據(jù)取反器和查找波形查找表方向[5-6]。地址加法器的次高位控制查找波形查找表方向:地址加法器次高位為0,地址加法器輸出正向地址值查找波形查找表中波形數(shù)據(jù),輸出0～π/2信號;地址加法器次高位為1,地址加法器輸出反向地址值查找波形查找表中波形數(shù)據(jù),輸出π/2～π信號。地址加法器最高位控制數(shù)據(jù)取反器工作:最高位為0,數(shù)據(jù)取反器對輸入的波形信號不進行任何操作;只有在地址加法器最高位為1,數(shù)據(jù)取反器對輸入的波形信號以當前加法器系數(shù)為水平中心線的取反操作,即0～π波形數(shù)據(jù)進行取反操作得到π～2π波形數(shù)據(jù)。除法器用波形查找表輸入的波形信號R0除以輸入的除法系數(shù) A,結(jié)果 R1輸送到加法器,通過改變除法系數(shù)A實現(xiàn)改變輸出波形的幅度,如公式(3):

在除法器與數(shù)據(jù)取反器之間的加法器將除法器輸入波形信號R1與輸入加法系數(shù)B相加得到結(jié)果R2:

一般情況下,加法器的加法系數(shù)B是2n-1,波形信號進行幅度調(diào)節(jié)的精度取決于D/A轉(zhuǎn)換器、精密基準穩(wěn)壓源的精度。波形信號經(jīng)D/A轉(zhuǎn)換器、低通濾波器后以某一電壓值為水平線輸出。此外,因硬件電路原因引起輸出波形信號存在偏移,也可以通過調(diào)節(jié)加法器加法系數(shù)B消除波形信號在垂直方向上偏移量。

數(shù)據(jù)取反器主要完成對由加法器輸入的波形信號進行取反操作,該操作由地址累加器的最高位控制。在地址累加器的最高位為1時,數(shù)據(jù)取反器對輸入的波形信號進行取反操作,波形信號后半周期結(jié)果為R3:

而最高位為0時,數(shù)據(jù)取反器對輸入的波形信號不進行任何操作。數(shù)據(jù)取反器將處理后的波形信號輸送到D/A轉(zhuǎn)換器、低通濾波器,最后完成整個波形的輸出。

以調(diào)節(jié)輸出以0 V為水平中心線的正弦電壓波形為例。選取16位AD轉(zhuǎn)換器,波形輸出電壓V=(CODE/65 536)×Vin,其中 CODE是波形數(shù)據(jù),數(shù)據(jù)是0～65 535之間的整數(shù)。假定0和65 535對應(yīng)AD轉(zhuǎn)換為模擬電壓值為-10V和+10V。模擬電壓值0V對應(yīng)波形數(shù)據(jù)為32 767。根據(jù)正弦波信號特點波形查找表存儲1/4周期正弦波數(shù)據(jù):從0到32 767。

幅度調(diào)節(jié):當除法系數(shù)A為2,正弦波信號幅度縮小為滿幅輸出的1/2;當除法系數(shù)A為4,正弦波信號幅度縮小為滿幅輸出的1/4,實現(xiàn)過程如圖3所示。

圖3 正弦波幅度調(diào)節(jié)Fig.3 The adjustment of amplitude of sinusoidal waveform

垂直偏移量調(diào)節(jié):信號在垂直方向可以任意調(diào)節(jié)。當輸出波形信號要求在垂直方向上有偏移量時,可通過調(diào)整加法系數(shù)B來實現(xiàn)。此外,因硬件電路原因使得最終輸出波形信號略微偏離0 V線,可以通過調(diào)節(jié)加法器加法系數(shù)B消除波形信號在垂直方向上偏移量。16位加法系數(shù)B調(diào)節(jié)電壓范圍-10～+10 V,偏移量分辨率為:20V/216=0.000 3 V,即加法器加法系數(shù)B每變化1引起輸出模擬電壓變化量為0.3 mV。

以調(diào)節(jié)幅度為滿幅輸出的1/2的正弦波,且全為正向電壓為例。此時調(diào)整除法系數(shù)A為2,加法系數(shù)B為49 151。由公式(3)～(5)可得正弦波數(shù)據(jù)范圍為32 767～65 535,實現(xiàn)過程如圖4所示。

圖4 正弦波偏移量調(diào)節(jié)Fig.4 The offset adjustment of sinusoidal waveform

4 實驗平臺與驗證

在Quartus II 7.2環(huán)境下采用Verilog-HDL語言設(shè)計多路波形信號發(fā)生器,并在FPGA平臺上實現(xiàn)(圖5),該平臺主要由DAC板和FPGA板組成。FPGA板采用Altera公司低成本Cyclone系列EP1C12Q240C8芯片,主要通過編程實現(xiàn)可調(diào)零、調(diào)幅、調(diào)頻、不同相位偏移量的波形信號生成。DAC板主要由數(shù)模轉(zhuǎn)換電路及低通濾波電路組成。由FPGA板生成數(shù)字波形信號,輸入DAC板,經(jīng)數(shù)模轉(zhuǎn)換電路,將數(shù)字波形信號轉(zhuǎn)變成模擬信號,再通過低通濾波平滑,最后通過示波器可以測量所生成的波形信號。通過示波器上的兩路波形信號,驗證所提出的設(shè)計。

實驗結(jié)果如圖6所示,以波形1作為參考,其頻率50Hz,幅值±10 V,通過改變波形2的除法系數(shù)A,調(diào)節(jié)輸出波形幅度,實現(xiàn)輸出幅度為±5V的波形(圖6(a));通過改變波形2的相位控制字P,實現(xiàn)輸出波形相位差為45°(圖6(b));通過改變波形2的頻率控制字 K,實現(xiàn)輸出頻率100 Hz的波形(圖6(c));通過改變波形2的加法系數(shù)B,調(diào)節(jié)其垂直方向偏移量,實現(xiàn)波形2比波形1在垂直方向上的偏移量為2 V的輸出波形(圖6(d))。

圖5 信號發(fā)生器實驗平臺Fig.5 The experiment platform of signal generator

圖6 實驗結(jié)果圖Fig.6 The experiment results

5 結(jié) 論

本文基于DDS原理采用Verilog HDL語言,在FPGA芯片上通過軟件編程方法設(shè)計并實現(xiàn)了頻率控制、相位控制、幅度控制、垂直偏移量任意可調(diào)的信號發(fā)生器。通過搭建實驗平臺驗證了采用軟件編程方法的波形信號發(fā)生器可根據(jù)實際需要實現(xiàn)任意的頻率調(diào)節(jié)、相位調(diào)節(jié)、幅度調(diào)節(jié);特別是該波形信號發(fā)生器不需要外加硬件電路,就可以實現(xiàn)對輸出波形垂直偏移量的調(diào)節(jié),且調(diào)節(jié)信號靈活,具有輸出波形精度高、可控性好、成本低的優(yōu)點。依據(jù)DDS原理在FPGA芯片上,根據(jù)實際需要通過編程設(shè)計并實現(xiàn)兩路及兩路以上的多路波形信號發(fā)生器,可以廣泛應(yīng)用于自動測控系統(tǒng)、儀器儀表、通信等領(lǐng)域。

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