基于有限狀態(tài)機(jī)的QPSK調(diào)制系統(tǒng)發(fā)送模塊FPGA實(shí)現(xiàn)

賀 剛,柏 鵬,彭衛(wèi)東,王明芳,韓立峰,趙學(xué)軍,高升強(qiáng)

(1.空軍工程大學(xué) 科研部 信息中心,西安 710051;2.空軍工程大學(xué) 導(dǎo)彈學(xué)院,陜西 三原 713800;3.西安陸軍學(xué)院,西安 710108)

1 引 言

當(dāng)前,以硬件描述語言為工具、邏輯器件為載體的系統(tǒng)設(shè)計(jì)越來越廣泛。在設(shè)計(jì)中,狀態(tài)機(jī)是最典型、應(yīng)用最廣泛的電路模塊,其在運(yùn)行速度的高效、執(zhí)行時間的確定性和高可靠性方面都顯現(xiàn)出強(qiáng)大的優(yōu)勢[1]。

狀態(tài)機(jī)的設(shè)計(jì)思想已經(jīng)在各個領(lǐng)域均有廣泛的應(yīng)用,文獻(xiàn)[2]在離子注入機(jī)設(shè)計(jì)中采用狀態(tài)機(jī)設(shè)計(jì)方法。文獻(xiàn)[2,3]提出了引入狀態(tài)機(jī)設(shè)計(jì)主要有3個方面的原因:實(shí)現(xiàn)快速建模、提高代碼復(fù)用率和管理大量并發(fā)控制流程。有限狀態(tài)機(jī)(Finite State Machine,FSM)是根據(jù)當(dāng)前狀態(tài)以及觸發(fā)條件進(jìn)行狀態(tài)轉(zhuǎn)換的一種機(jī)制,包含一組狀態(tài)集(state)、一個起始狀態(tài)(start state)、一組輸入符號集(alphabet)、一個映射輸入符號和當(dāng)前狀態(tài)到下一狀態(tài)的輸換函數(shù)(transition function)的計(jì)算模型[2,3]。

本文對QPSK調(diào)制發(fā)送系統(tǒng)的幀格式的特征進(jìn)行了分析,結(jié)合有限狀態(tài)機(jī)的模型特征,調(diào)制系統(tǒng)的各部分組成數(shù)據(jù)(同步頭數(shù)據(jù)、標(biāo)志位數(shù)據(jù)、相位校正數(shù)據(jù)、正文數(shù)據(jù))對應(yīng)于有限狀態(tài)機(jī)模型中的狀態(tài)集,根據(jù)觸發(fā)條件,相應(yīng)地將所需數(shù)據(jù)塊依次發(fā)送。由于有限狀態(tài)機(jī)是一種具有離散輸入輸出系統(tǒng)的模型,由有限的狀態(tài)和相互之間的轉(zhuǎn)移條件構(gòu)成,在任何時候都只能處于給定數(shù)目狀態(tài)中的一個,因此采用這種設(shè)計(jì)方法能穩(wěn)定可靠地按需求將各數(shù)據(jù)塊進(jìn)行發(fā)送。

2 QPSK調(diào)制發(fā)送系統(tǒng)的幀結(jié)構(gòu)分析

所設(shè)計(jì)的QPSK調(diào)制系統(tǒng)[4-6]中,發(fā)送的數(shù)據(jù)幀格式如圖1所示。

圖1 幀格式Fig.1 Frame format

由圖1可知,本通信系統(tǒng)一幀數(shù)據(jù)由同步頭數(shù)據(jù)和正文數(shù)據(jù)組成,其中同步頭數(shù)據(jù)為16個63位的m偽碼序列,由捕獲、頻偏估計(jì)和標(biāo)志位三部分組成,其中捕獲占7個63位的m序列,頻偏估計(jì)占8個63位的m序列,標(biāo)志位占1個63位的m序列;正文數(shù)據(jù)由25個數(shù)據(jù)包組成,每個數(shù)據(jù)包由256 bit組成,其中16 bit用于相位校正,240 bit為數(shù)據(jù)正文。

在QPSK調(diào)制器設(shè)計(jì)中,在發(fā)信機(jī)端需按順序?qū)⑼筋^數(shù)據(jù)、標(biāo)志位數(shù)據(jù)、相位校正數(shù)據(jù)、正文數(shù)據(jù)依次發(fā)送,在接收端才能根據(jù)數(shù)據(jù)格式將數(shù)據(jù)正確進(jìn)行接收解調(diào)。因此,根據(jù)有限狀態(tài)機(jī)能有效管理各個事件順序執(zhí)行的功能,在本設(shè)計(jì)的發(fā)送模塊中采用有限狀態(tài)機(jī)的設(shè)計(jì)方法,通過有限狀態(tài)機(jī)描述的邏輯可以有效地分配各數(shù)據(jù)模塊的發(fā)送順序,以符合通信系統(tǒng)要求的數(shù)據(jù)幀格式。

3 組幀結(jié)構(gòu)有限狀態(tài)機(jī)設(shè)計(jì)模型

沒有采用FSM設(shè)計(jì)的傳統(tǒng)的發(fā)送系統(tǒng)因?yàn)闆]有對系統(tǒng)要進(jìn)入的下一狀態(tài)進(jìn)入嚴(yán)格的約束,系統(tǒng)發(fā)送數(shù)據(jù)的各狀態(tài)間不能達(dá)到無縫鏈接,可能會導(dǎo)致狀態(tài)的紊亂。而采用FSM設(shè)計(jì)方法,系統(tǒng)在任何時候都只能處于給定數(shù)目狀態(tài)中的一個,因此能保證系統(tǒng)能穩(wěn)定可靠地工作。以下對狀態(tài)機(jī)的具體設(shè)計(jì)進(jìn)行分析。

根據(jù)系統(tǒng)硬件設(shè)計(jì)需求,系統(tǒng)時鐘采用12MHz。發(fā)送模塊組成結(jié)構(gòu)如圖2所示。

圖2 系統(tǒng)結(jié)構(gòu)圖Fig.2 Structure of system

根據(jù)圖2中系統(tǒng)的組成結(jié)構(gòu),采用了FSM的設(shè)計(jì)方法。FSM可以用有向圖來表示,用節(jié)點(diǎn)表示某個特定的狀態(tài),用一條有向線表示狀態(tài)的轉(zhuǎn)移,線上的字母代表的是狀態(tài)的轉(zhuǎn)移條件,本系統(tǒng)設(shè)計(jì)中發(fā)送的狀態(tài)轉(zhuǎn)移圖如圖3所示。

圖3 系統(tǒng)狀態(tài)轉(zhuǎn)移圖Fig.3 State shift of system

圖中,狀態(tài)1“idle”為系統(tǒng)起始狀態(tài),表示系統(tǒng)空閑,其工作流程描述如下:

(1)當(dāng)系統(tǒng)復(fù)位開關(guān)“reset=1”時,系統(tǒng)復(fù)位,各值置零,系統(tǒng)進(jìn)入空閑狀態(tài);

(2)當(dāng)“reset=0”時,系統(tǒng)由空閑狀態(tài)轉(zhuǎn)入發(fā)送數(shù)據(jù)狀態(tài),首先進(jìn)入同步頭數(shù)據(jù)模塊,開始發(fā)送同步頭數(shù)據(jù),當(dāng)計(jì)數(shù)滿則進(jìn)入標(biāo)志位數(shù)據(jù)模塊,否則繼續(xù)發(fā)送同步頭數(shù)據(jù);

(3)進(jìn)入標(biāo)志位數(shù)據(jù)發(fā)送模塊后,若計(jì)數(shù)滿則進(jìn)入相位校正數(shù)據(jù)模塊,否則繼續(xù)發(fā)送標(biāo)志位數(shù)據(jù);

(4)進(jìn)入相位校正數(shù)據(jù)發(fā)送模塊以后,若計(jì)數(shù)滿則進(jìn)入正文數(shù)據(jù)發(fā)送模塊,否則繼續(xù)發(fā)送相位校正數(shù)據(jù);

(5)進(jìn)入正文數(shù)據(jù)發(fā)送以后,若計(jì)數(shù)滿則進(jìn)入第二輪數(shù)據(jù)發(fā)送,即轉(zhuǎn)到標(biāo)志位數(shù)據(jù)發(fā)送模塊,否則繼續(xù)發(fā)送正文數(shù)據(jù);

(6)按上述順序,依次發(fā)送數(shù)據(jù)滿25輪即發(fā)送完25個數(shù)據(jù)包之后,系統(tǒng)重新開始進(jìn)入空閑狀態(tài)。

根據(jù)系統(tǒng)發(fā)送框圖設(shè)計(jì)的主控程序狀態(tài)機(jī)實(shí)現(xiàn)的VHDL核心代碼[7,8]如下:

4 FPGA實(shí)現(xiàn)效能分析

系統(tǒng)實(shí)現(xiàn)在FPGA內(nèi)完成,選用的開發(fā)工具為Xilinx公司的 ISE11平臺,器件為 virtex5系列xc5vsx95t-2ff1136,實(shí)現(xiàn)的結(jié)果如圖4所示,其中,clk為系統(tǒng)時鐘,reset為系統(tǒng)復(fù)位信號,dout-cntsyn、dout-cnt-flag、dout-cnt-phase 和 dout-cnt-cont分別表示同步頭數(shù)據(jù)、標(biāo)志位數(shù)據(jù)、相位較正數(shù)據(jù)和正文數(shù)據(jù),dout為將各部分?jǐn)?shù)據(jù)按順序發(fā)送的結(jié)果。

圖4 FPGA實(shí)現(xiàn)結(jié)果圖Fig.4 Implementation result with FPGA

以FSM作為系統(tǒng)主控程序的編程模型[9,10],實(shí)現(xiàn)了軟件單元的功能定義和控制邏輯分離,提高了系統(tǒng)重構(gòu)的柔性,描述了具有邏輯順序的事件,有效地管理同步頭數(shù)據(jù)、標(biāo)志位數(shù)據(jù)、相位校正數(shù)據(jù)、正文數(shù)據(jù)執(zhí)行的步驟。

5 結(jié) 語

本文論述了有限狀態(tài)機(jī)設(shè)計(jì)思想的基本原理,分析了QPSK調(diào)制系統(tǒng)中發(fā)送數(shù)據(jù)的幀格式,研究了如何使發(fā)送系統(tǒng)各組成模塊的數(shù)據(jù)有序進(jìn)行發(fā)送,達(dá)到模塊間的無縫鏈接,提出了采用有限狀態(tài)機(jī)的設(shè)計(jì)方法,最后在Xininx公司的FGPA芯片上實(shí)現(xiàn)了發(fā)送模塊中同步頭數(shù)據(jù)、標(biāo)志位數(shù)據(jù)、相位校正數(shù)據(jù)、正文數(shù)據(jù)的有序發(fā)送。這樣的設(shè)計(jì)使系統(tǒng)發(fā)送模塊工作穩(wěn)定可靠,完全滿足通信中數(shù)據(jù)發(fā)送的的需求。該設(shè)計(jì)思想非常適用于管理大量并發(fā)控制流程的系統(tǒng)設(shè)計(jì)。

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