高精度SC PIPELINED ADC預(yù)放大鎖存比較器的分析與設(shè)計(jì)*

李 揚(yáng) ，吳金榮 ，劉 磊 ，林 春 ，李曉潮 ，2，郭東輝 ，2

（1.廈門大學(xué) 電子工程系，福建 廈門361005；2.福建省集成電路設(shè)計(jì)工程技術(shù)研究中心，福建 廈門361005）

流水線型A/D轉(zhuǎn)換器因其在功耗、精度上的優(yōu)勢(shì)而廣泛應(yīng)用于視頻處理、數(shù)字通信、數(shù)據(jù)采集、超聲和醫(yī)學(xué)成像等應(yīng)用領(lǐng)域。比較器作為A/D轉(zhuǎn)換器中的關(guān)鍵模塊，已經(jīng)成為決定A/D轉(zhuǎn)換器各項(xiàng)關(guān)鍵指標(biāo)的重要因素之一。預(yù)放大鎖存比較器因?yàn)槠渚取⑺俣壬系恼壑?，以及較低的失調(diào)電壓與回饋噪聲，成為高精度子ADC中必不可少的一部分。

目前多數(shù)40 MHz～50 MHz CMOS預(yù)放大鎖存比較器都是采用0.18 μm或0.35 μm的工藝進(jìn)行設(shè)計(jì)。采用0.18 μm工藝設(shè)計(jì)的預(yù)放大鎖存比較器，其時(shí)延比較短，輸入失調(diào)電壓約在10 mV～30 mV之間，靈敏度在0.2 mV～0.3 mV，分辨率為 6 bit～8 bit[1]。 采用 0.35 μm/3.3 V 或2.5 V硅CMOS工藝設(shè)計(jì)的比較器，時(shí)延一般在230 ps～390 ps之間，失調(diào)電壓6.8 mV，回饋噪聲的毛刺峰值為6.35 mV[2-3]。為了平衡這些參數(shù)值之間的優(yōu)劣，許多研究在預(yù)放大器輸入、增益和輸出等電路結(jié)構(gòu)以及回饋噪聲的隔離上進(jìn)行了設(shè)計(jì)[2]。如采用交叉耦合負(fù)載、多級(jí)預(yù)放大的方式來提升預(yù)放大器的增益[3]，則可減少失調(diào)，從而獲得較好的精度。應(yīng)用電容中和、電路隔離等方式來降低回饋噪聲[3]。本文對(duì)所設(shè)計(jì)的預(yù)放大鎖存比較器延遲時(shí)間進(jìn)行了詳細(xì)的理論建模和分析，在此基礎(chǔ)上著重對(duì)鎖存器的延遲時(shí)間、失調(diào)電壓和回饋噪聲進(jìn)行了優(yōu)化設(shè)計(jì)。

1 電路時(shí)序及原理

根據(jù)所應(yīng)用的流水線工作原理可知，奇數(shù)級(jí)中的比較器必須在偶數(shù)級(jí)進(jìn)入保持階段前輸出比較結(jié)果，以便控制偶數(shù)級(jí)產(chǎn)生保持所需要的電壓余量，整個(gè)電路在兩相不交疊時(shí)鐘控制下工作。本文設(shè)計(jì)的流水線采樣頻率為 50 MHz，時(shí)鐘周期為 20 ns，其中 φ1、φ2為開關(guān)電容電路的非交疊時(shí)鐘，為了減少電荷注入效應(yīng)(饋通效應(yīng))，同時(shí)需要 φ1a、φ2a作為提前關(guān)斷時(shí)鐘。當(dāng) φ1為高電平時(shí)，偶數(shù)級(jí)MDAC進(jìn)入保持階段，因此比較器必須在φ2a下降沿與φ1上升沿的時(shí)間內(nèi)完成比較并輸出比較結(jié)果。本文中的非重疊時(shí)鐘，其中 φ1、φ2的非重疊時(shí)間及 φ2a的下降沿提前時(shí)間均為0.3 ns，故比較器最大延遲時(shí)間為0.6 ns。

圖1為所設(shè)計(jì)預(yù)放大鎖存比較器的開關(guān)電容輸入電路，當(dāng) φ1為高電平時(shí)，開關(guān)管 S2、S3導(dǎo)通，固定判決電平 Vrefp、Vrefn輸入開關(guān)電容電路，進(jìn)行電荷存儲(chǔ)，其中Vcm為共模電平。當(dāng) φ2為高電平時(shí)，開關(guān)管 S1、S4導(dǎo)通，Vinp、Vinn輸入開關(guān)電容電路，產(chǎn)生預(yù)放大鎖存比較器所需差值輸入電壓。根據(jù)電荷守恒定律可得，預(yù)放大鎖存比較器的輸入電壓為：

圖2為本文分析的預(yù)放大鎖存比較器，由預(yù)放大器、鎖存器及輸出緩沖器電路構(gòu)成。圖中M1～M7構(gòu)成了預(yù)放大器，其中，NMOS管M1a、M2a構(gòu)成中和電容用來減小回饋噪聲[4]；PMOS管 M6和 M7采用交叉耦合的形式，可以有效提高放大器的增益；M8～M15構(gòu)成了鎖存再生級(jí)，其中，M8、M9將預(yù)放大器的差分輸出電壓轉(zhuǎn)換為電流，并輸入到鎖存器環(huán)路中，產(chǎn)生鎖存器的初始電壓差；M10、M11分別用來關(guān)斷和復(fù)位鎖存器；M12～M15是由兩個(gè)交叉耦合的反相器構(gòu)成的鎖存環(huán)；M16、M17和 M18、M19分別構(gòu)成兩個(gè)反相器，用作比較器的輸出緩沖器，提高比較器的帶負(fù)載能力。

預(yù)放大鎖存比較器的操作分兩種模式：復(fù)位模式和鎖存模式，采用來確定其操作模式。當(dāng)為低電平時(shí)，比較器進(jìn)入復(fù)位模式。此時(shí)，斷開反相器組成的正反饋環(huán)路，預(yù)放大器對(duì)輸入電壓進(jìn)行預(yù)放大，輸出電壓作用于 M8、M9。 鎖存器中開關(guān)管 M10關(guān)斷，復(fù)位管 M11導(dǎo)通，鎖存環(huán)輸出端被拉至同一電平；當(dāng)為高電平時(shí)，比較器進(jìn)入鎖存模式。此時(shí)，開啟反相器組成的正反饋回路，鎖存器中開關(guān)管M10導(dǎo)通、復(fù)位管 M11關(guān)斷，鎖存器首先進(jìn)入亞穩(wěn)態(tài)[5]，隨后正反饋回路將M8、M9的電流差在鎖存環(huán)輸入端形成的初始電壓差迅速放大到數(shù)字電平。

2 電路延遲時(shí)間分析與優(yōu)化

式中，τL為鎖存環(huán)時(shí)間常數(shù)，ΔVi為鎖存環(huán)輸入初始電壓差。由式（2）可知減小鎖存器延遲時(shí)間有兩種方法：（1）減小鎖存器的時(shí)間常數(shù)；（2）增大預(yù)放大器增益，增大初始電壓差。 從式（2）可知，減少 τL比提高 ΔVi對(duì)縮短整個(gè)延遲時(shí)間效果更明顯。

預(yù)放大鎖存比較器的延遲時(shí)間包括初始電壓差建立時(shí)間ta，鎖存器延遲時(shí)間tp及輸出緩沖器延遲時(shí)間 tbuffer。鎖存環(huán)延遲時(shí)間在很大程度上決定了比較器的延遲時(shí)間。鎖存環(huán)延遲時(shí)間為[6]：

2.1 鎖存器設(shè)計(jì)

鎖存器是由鏡像管M8、M9及兩個(gè)交叉耦合的反相器M12/M13、M14/M15構(gòu)成，其交流小信號(hào)模型如圖3所示。

圖 3 中，Gm1、Gm2分別為反相器等效跨導(dǎo)，G1、G2分別為反相器等效電導(dǎo)，gm8、gm9分別為 M8、M9的跨導(dǎo)，C1、C2分別為Q1、Q2兩點(diǎn)的寄生電容。由節(jié)點(diǎn)方程可得：

由于源區(qū)和漏區(qū)的擴(kuò)散電容與柵電容的大小相當(dāng)[8]，且在TSMC工藝庫(kù)下通過手算發(fā)現(xiàn)兩者近似相等，為了便于計(jì)算，簡(jiǎn)化為：

進(jìn)入鎖存模式后，由于節(jié)點(diǎn)電壓之間的差值很小，因此鎖存器首先達(dá)到亞穩(wěn)態(tài)，設(shè)此時(shí)鎖存器兩輸出節(jié)點(diǎn)O1、O2的電壓為 Vm，則：

考慮到功耗的因素，在設(shè)計(jì)時(shí)讓M8、M9的靜態(tài)電流遠(yuǎn)小于亞穩(wěn)態(tài)時(shí)鎖存環(huán)中的反相器工作電流，令：ID，M8/M9≈

由式(10)可以看到通過調(diào)整反相器 PMOS、NMOS管寬度比值可以獲得最小的鎖存器延遲。

由式(11)可知，當(dāng) k=1，即 W12=W13時(shí)，鎖存器的時(shí)間常數(shù) τ具有最小值。 當(dāng)k=1時(shí)，?τL=0；當(dāng) k＞1 時(shí)，τ?k(k)＞0；當(dāng) k＜1 時(shí)，τ(k)＜0。 因此由式（10）可知，當(dāng) k=2時(shí)，鎖存器時(shí)間常數(shù)約增加6%；當(dāng)k=3時(shí)，鎖存器時(shí)間常數(shù)約增加15%。

2.2 預(yù)放大器優(yōu)化

當(dāng)比較器用于N位Flash子ADC時(shí)，比較器必須具有N+1位的精度。比較器的精度主要由比較器的回饋噪聲與失調(diào)電壓決定，在此假設(shè)預(yù)放大器的失調(diào)電壓和鎖存器的失調(diào)電壓相互獨(dú)立，則整個(gè)比較器的輸入?yún)⒖际д{(diào)電壓為：

為此，在預(yù)放大器設(shè)計(jì)中采用交叉耦合PMOS管作負(fù)載來提高預(yù)放大器的增益。其交流小信號(hào)模型如圖4所示。

根據(jù)圖4的小信號(hào)模型可得：

由式(14)可以看出只要 gm4＞gm6的前提下，適當(dāng)調(diào)整gm4、gm6的大小，即可有效提高預(yù)放大器的增益，從而增大鎖存器的初始電壓差。設(shè)計(jì)時(shí)

2.3 回饋噪聲優(yōu)化

回饋噪聲主要是鎖存器輸出端的快速變化和開關(guān)管的時(shí)鐘饋通通過輸入管的柵漏寄生電容傳遞到輸入端，對(duì)輸入信號(hào)造成的干擾。本文采用了電容中和技術(shù)來減小回饋噪聲，如圖2所示。假設(shè)M1漏極電壓變化ΔV，由差分對(duì)的互補(bǔ)性可知M2漏極電壓變化為-ΔV。假設(shè)M1a、M2a的電容為 CN，M1、M2柵漏寄生電容 Cgd上的電荷變化為 ΔVCgd，CN上的電荷變化為-ΔVCN。 則當(dāng) Cgd=CN時(shí)，Cgd上電荷變化所需要的充電電流可以完全由中和電容提供，無需前級(jí)電路提供，從而避免了回饋噪聲的產(chǎn)生。

3 仿真結(jié)果及分析

本文采用 TSMC 0.35 μm/3.3 V工藝設(shè)計(jì)了預(yù)放大鎖存比較器核心電路。在Cadence環(huán)境下采用spectre對(duì)其進(jìn)行仿真，時(shí)鐘頻率為 50 MHz，電源電壓為 3.3 V，共模電壓為1.65 V。

圖5 不同值比較器鎖存延遲時(shí)間仿真結(jié)果

圖 5(a)、(b)是 M12～M15兩個(gè)交叉耦合反相器 PMOS、NMOS管寬度比值k不同時(shí)，預(yù)放大器鎖存比較器鎖存延遲時(shí)間仿真結(jié)果。其中，Vo1為點(diǎn)線，Vo2為虛線，φ2a為實(shí)線。從圖中可以看出，當(dāng)k=1時(shí)，鎖存器的延遲時(shí)間tp=370.4 ps；當(dāng) k=3時(shí)，鎖存器的延遲時(shí)間 tp=452.8 ps，二者相比，前者明顯減小了18%左右。最終整體仿真結(jié)果表明比較器的總延遲時(shí)間約為388tpps。

圖 6（a）、（b）中實(shí)線與虛線分別給出了加入中和電容前、后預(yù)放大鎖存比較器回饋噪聲仿真結(jié)果，其中(a)為輸入最大差分電壓1.25 V時(shí)的仿真結(jié)果，(b)為輸入差分電壓 30 mV時(shí)的仿真結(jié)果。從圖中可以看出，加入中和電容前，(a)中回饋噪聲峰峰值約為23 mV（-14 mV～9 mV），(b)中回饋噪聲峰峰值約為 13.8 mV(-7.5 mV～6.3 mV)；加 入中和電容后，(a)中回饋噪聲峰峰值約為 8.5 mV（-4.3 mV～4.2 mV），(b)中回饋噪聲峰峰值約為0.14 mV(-0.06 mV～0.08 mV)，可見回饋噪聲得到了有效的抑制。

本文經(jīng)過100次Monte Carlo模擬仿真后，通過Matlab對(duì)比較器失調(diào)電壓分布進(jìn)行了仿真。仿真結(jié)果表明，比較器失調(diào)電壓的均值為4.92 mV，標(biāo)準(zhǔn)差為4.01 mV，分布在-14 mV～15 mV之間；比較器的輸入范圍為-1 V～1 V，其分辨率達(dá)到了6位。本文所設(shè)計(jì)的預(yù)放大鎖存比較器滿足各項(xiàng)設(shè)計(jì)指標(biāo)，適用于采樣速率為50 MS/s的高精度開關(guān)電容流水線ADC。

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