基于ＡＤ９６２６的高速模擬信號(hào)采集設(shè)備設(shè)計(jì)

［摘要］文章介紹高速ADC AD9626的功能，詳細(xì)說(shuō)明使用FPGA來(lái)控制AD9626構(gòu)成高速、高精度模擬信號(hào)采集設(shè)備的設(shè)計(jì)方法，并給出具體實(shí)現(xiàn)的設(shè)計(jì)方案和設(shè)計(jì)過(guò)程。

［關(guān)鍵詞］AD9626；高速模擬信號(hào)采集；FPGA

［作者簡(jiǎn)介］楊洋，中國(guó)電子科技集團(tuán)公司第三十四研究所，研究方向：數(shù)據(jù)通信，廣西桂林，541004

［中圖分類號(hào)］ TP391.9［文獻(xiàn)標(biāo)識(shí)碼］ A［文章編號(hào)］ 1007-7723（2008）10-0030-0002

一、引言

依據(jù)項(xiàng)目要求，研究一種基于AD9626的高速模擬信號(hào)采集設(shè)備，用于光信號(hào)轉(zhuǎn)變?yōu)楦咚倌M電信號(hào)后對(duì)其進(jìn)行數(shù)據(jù)采集。在整個(gè)設(shè)備中，選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲(chǔ)，同時(shí)通過(guò)FPDP（FRONT Panel Data Port）總線將采集的數(shù)據(jù)發(fā)送出去。設(shè)備中的模擬信號(hào)采集與數(shù)據(jù)傳輸獨(dú)立于微機(jī)的CPU，從而大大地提高了模擬信號(hào)的采樣精度和傳輸速度。

二、AD9626的主要特性

AD9626是ADI公司推出的一款高速、低功耗的12位ADC。它采用1.8V單一電源供電，其最高轉(zhuǎn)換速率能夠達(dá)到250MSPS，并且在較寬的頻率范圍內(nèi)依然有很好的動(dòng)態(tài)特性。AD9626片內(nèi)自帶的采樣保持器、參考電壓源和數(shù)據(jù)時(shí)鐘輸出信號(hào)，為高速模擬信號(hào)采集設(shè)計(jì)提供了簡(jiǎn)便易行可靠的方案。

AD9626有2個(gè)12位并行數(shù)據(jù)輸出接口，端口A 輸出口和端口B 輸出口。AD9626在正常工作時(shí)，每個(gè)時(shí)鐘周期進(jìn)行一次A/D變換，在時(shí)鐘信號(hào)的上升沿對(duì)輸入的模擬信號(hào)進(jìn)行采樣，通過(guò)芯片內(nèi)部緩沖、采樣保持器和編碼后，轉(zhuǎn)換得到的數(shù)字信號(hào)被鎖存到輸出寄存器，同時(shí)AD9626的輸出數(shù)據(jù)存在固定的流水延遲。

（一）模擬信號(hào)采集設(shè)備的組成和工作原理

設(shè)備的組成如下圖1所示。

設(shè)備的所有時(shí)序和邏輯控制全部由FPGA產(chǎn)生，同時(shí)FPGA還對(duì)被采集的模擬信號(hào)形成新的數(shù)據(jù)幀格式并打包。此外，和PC的接口通過(guò)ISA總線鏈接，F(xiàn)PDP接口用于高速數(shù)據(jù)的硬盤存儲(chǔ)。

設(shè)備上電后AD9626開始工作，當(dāng)設(shè)備檢測(cè)到同步脈沖后開始啟動(dòng)內(nèi)部延遲計(jì)數(shù)，采樣點(diǎn)數(shù)和延遲時(shí)間可以通過(guò)上位機(jī)程序設(shè)定。當(dāng)延遲計(jì)數(shù)減到零后開始存儲(chǔ)采集的模擬數(shù)據(jù)，在存儲(chǔ)數(shù)據(jù)的同時(shí)，F(xiàn)PDP總線將存儲(chǔ)于FIFO內(nèi)部的數(shù)據(jù)發(fā)送給數(shù)據(jù)存儲(chǔ)卡。在設(shè)備檢測(cè)到下一個(gè)同步脈沖后進(jìn)行下一次模擬信號(hào)采集過(guò)程。

（二）高速模擬信號(hào)采集設(shè)備的實(shí)現(xiàn)

三、A/D轉(zhuǎn)換電路的設(shè)計(jì)

通過(guò)表1將AD9626的4個(gè)控制信號(hào)引腳由FPGA配置為SPI工作模式，按照表1中說(shuō)明對(duì)AD9626進(jìn)行信號(hào)采集控制。

另外，模擬前端采用變壓器（ADT1-1WT）耦合，通過(guò)變壓器將單端輸入的模擬信號(hào)轉(zhuǎn)換為差分信號(hào)后送給ADC的差分輸入端。數(shù)據(jù)同步輸入信號(hào)通過(guò)上電復(fù)位信號(hào)來(lái)實(shí)現(xiàn)，它用來(lái)控制AD9626的開/關(guān)。

采樣時(shí)鐘包括內(nèi)、外時(shí)鐘兩種模式，內(nèi)時(shí)鐘由板上具有高穩(wěn)定度的溫補(bǔ)晶振提供，板上晶振輸出信號(hào)為170MHz的正弦波。由于內(nèi)、外時(shí)鐘都是單端輸入，因此需要進(jìn)行T/E變換之后才能作為AD9626的采樣時(shí)鐘，T/E變換采用Synergysemi公司的SY100EL15L芯片來(lái)實(shí)現(xiàn)。

（一）數(shù)據(jù)緩存電路

AD9626為CMOS工作模式，時(shí)鐘信號(hào)二分頻后由DCO+和DCO-兩端口輸出，該數(shù)據(jù)時(shí)鐘輸出信號(hào)可以直接作為數(shù)據(jù)鎖存時(shí)鐘，而且時(shí)鐘失真很低。由于AD9626數(shù)據(jù)轉(zhuǎn)換輸出的速度很快，因此，在各輸出端口還應(yīng)另加鎖存電路，以確保FIFO所接收數(shù)據(jù)的正確性。

在設(shè)備中FIFO選用IDT72V3633L10PF，它為同步FIFO，具有功耗低、容量大的特點(diǎn)，其存取時(shí)間為6.5ns，容量為512K×36Bit，完全滿足AD9626輸出數(shù)據(jù)對(duì)存取時(shí)間的要求。最重要的是它能將并行存儲(chǔ)的采集模擬信號(hào)按照采樣點(diǎn)的順序依次讀出。

（二）接口電路設(shè)計(jì)

接口電路主要包括以下兩個(gè)部分：

1.ISA總線接口

ISA總線在本設(shè)備中的作用包括電源供給、I/O地址空間分配，以及發(fā)送設(shè)備自檢、復(fù)位等控制命令。

2.FPDP總線接口

應(yīng)用VITA標(biāo)準(zhǔn)中的FPDP總線，能夠滿足設(shè)備對(duì)數(shù)據(jù)傳輸?shù)囊?。設(shè)計(jì)中FPDP總線上的數(shù)據(jù)信號(hào)和相應(yīng)的傳輸應(yīng)答信號(hào)應(yīng)滿足信號(hào)驅(qū)動(dòng)的要求，并考慮高頻反射等影響，需要采取一定的信號(hào)端接措施。驅(qū)動(dòng)電路采用具有電平轉(zhuǎn)換功能的芯片，并在輸出端串聯(lián)一個(gè)33Ω的電阻以減小過(guò)沖。

四、控制電路設(shè)計(jì)

如前面所述，本設(shè)備中的控制部分都由FPGA負(fù)責(zé)處理。為確保處理數(shù)據(jù)能力，F(xiàn)PGA選用160萬(wàn)邏輯門的XC3S1600E，F(xiàn)PGA主要完成存儲(chǔ)有效采樣數(shù)據(jù)，采樣結(jié)束后對(duì)采樣數(shù)據(jù)的處理和接口電路的時(shí)序控制。在一次采樣過(guò)程開始時(shí)，上位機(jī)先設(shè)定好每個(gè)脈沖重復(fù)周期的采樣點(diǎn)數(shù)和延遲采集時(shí)間，這些參數(shù)通過(guò)ISA總線寫入FPGA內(nèi)部寄存器，F(xiàn)PGA完成ISA接口部分的地址解碼和讀寫操作，同時(shí)給出相應(yīng)的控制時(shí)序。當(dāng)FPGA檢測(cè)到一個(gè)同步脈沖后，即從脈沖前沿開始啟動(dòng)延遲采集，延遲計(jì)數(shù)（通過(guò)設(shè)定的延遲采集時(shí)間和計(jì)數(shù)時(shí)鐘周期計(jì)算可得）結(jié)束后由FPGA輸出指定長(zhǎng)度（通過(guò)采樣點(diǎn)數(shù)和采樣時(shí)鐘周期計(jì)算可得）的寫使能信號(hào)給FIFO，F(xiàn)IFO在寫使能有效的情況下開始存儲(chǔ)前端AD9430采集的模擬信號(hào)。同時(shí)FPGA通過(guò)判斷FIFO的空標(biāo)志位來(lái)實(shí)現(xiàn)數(shù)據(jù)的處理和發(fā)送。當(dāng)FIFO非空時(shí)，F(xiàn)PGA開始讀取FIFO的數(shù)據(jù)，并通過(guò)內(nèi)部邏輯配置的的符合標(biāo)準(zhǔn)FPDP協(xié)議時(shí)序?qū)?shù)據(jù)發(fā)送出去。當(dāng)FIFO空標(biāo)志位有效時(shí)，通過(guò)FPGA在采集數(shù)據(jù)后插入幀頭并發(fā)送，這樣就完成了整個(gè)控制過(guò)程。

由于在設(shè)備中包含了模擬部分和數(shù)字部分，為確保設(shè)備工作正常，提高設(shè)備抗干擾能力尤為重要。在設(shè)備中關(guān)鍵器件AD9626的采樣速率高達(dá)250MSPS。為提高設(shè)備抗干擾能力，主要從三個(gè)方面考慮：

1.電源電路設(shè)計(jì)

由于數(shù)字電路的高速信號(hào)在高低電平之間迅速變化時(shí)會(huì)產(chǎn)生噪聲，另外電源本生固有的紋波噪聲，所以必須把數(shù)字電源和模擬電源分開，避免數(shù)字信號(hào)干擾模擬信號(hào)。同時(shí)，優(yōu)異的去耦和出色的濾波也是降低噪聲的有效途徑。常用的做法是在每個(gè)芯片的電源管腳加去耦電容和旁路電容，去耦電容使芯片得到去除交流成分后的直流，使得瞬態(tài)電流就可以回流到地；旁路電容能消除高頻輻射噪聲和抑制高頻干擾。

2.接地點(diǎn)的選擇

對(duì)于模數(shù)混合電路來(lái)說(shuō)，通常采用單點(diǎn)共地，模擬地和數(shù)字地的共地點(diǎn)通常選擇在A/D芯片引腳所需電流最大位置。這種接法可使大電流對(duì)地回流最近，避免對(duì)模擬電路的干擾，

提高AD9626的采樣精度。

3.電路板布線要求

高速ADC和變壓器要盡可能地靠近，模擬電壓輸入線、參考電壓端要盡量遠(yuǎn)離數(shù)字電路信號(hào)線，尤其是時(shí)鐘晶振，避免造成擾動(dòng)過(guò)大。ADC輸出數(shù)據(jù)鎖存器盡量靠近ADC，用以降低ADC輸出數(shù)據(jù)線上的噪聲。在高速ADC的數(shù)字輸出端進(jìn)行串行端接，以提高數(shù)字輸出的可靠性。對(duì)于時(shí)鐘信號(hào)按照阻抗匹配布線，提高時(shí)鐘信號(hào)質(zhì)量，防止高速時(shí)鐘信號(hào)反射，高頻時(shí)鐘要有地線保護(hù)，高頻信號(hào)線的保護(hù)地線兩端須經(jīng)過(guò)孔與地層相連，并每隔1～2cm打過(guò)孔與地層連接，用于消除高頻天線效應(yīng)干擾。

五、結(jié)語(yǔ)

本文采用AD9626實(shí)現(xiàn)了高速模擬信號(hào)采集和控制傳輸處理設(shè)備的研制。同時(shí)也可以應(yīng)用到其他數(shù)據(jù)信號(hào)采集設(shè)備中去，例如視頻信號(hào)采集、微波回波信號(hào)采集、航空總線信號(hào)采集等。將來(lái)隨著器件性能的不斷提高，其采樣速率和精度可進(jìn)一步提高，從而實(shí)現(xiàn)更好的采集性能。

［參考文獻(xiàn)］

［1］陸應(yīng)華.電子系統(tǒng)設(shè)計(jì)教程［M］.北京:國(guó)防工業(yè)出版社，2005.

［2］姜雪松，等.電磁兼容與PCB設(shè)計(jì)［M］.北京:機(jī)械工業(yè)出版社，2008.