基于FPGA 的數(shù)字掃頻系統(tǒng)SOC設(shè)計(jì)與驗(yàn)證

邵志成,彭文慧,肖揚(yáng)騰,王璐,張海鵬

(上饒師范學(xué)院物理與電子信息學(xué)院/江西省電動(dòng)汽車部件智能化工程技術(shù)研究中心,江西 上饒 334001)

數(shù)字掃頻系統(tǒng)可以廣泛應(yīng)用于為數(shù)值邏輯電路提供電源和時(shí)鐘源,也可為數(shù)字系統(tǒng)和數(shù)模混合系統(tǒng)〔包括基于RTD(共振隧穿器件)的MVL(多值邏輯)電路與系統(tǒng)〕提供時(shí)鐘源或者脈沖信號(hào)源,可用于變頻調(diào)速、數(shù)字ICs(集成電路)能耗管理、數(shù)字ICs動(dòng)態(tài)特性測(cè)試、檢測(cè)電池性能、動(dòng)態(tài)掃描驅(qū)動(dòng)數(shù)字化顯示終端、動(dòng)態(tài)掃描驅(qū)動(dòng)LD/LED 發(fā)光裝置、同步與調(diào)速數(shù)字化傳感、數(shù)據(jù)傳輸,還可以為LTE通信系統(tǒng)清頻降噪,為電子、通信、計(jì)算機(jī)系統(tǒng)測(cè)試提供激勵(lì)源[1－7]。與傳統(tǒng)掃頻儀專用于測(cè)量模擬電路的頻率特性相比[4－6],數(shù)字掃頻系統(tǒng)的應(yīng)用范圍大大拓寬。傳統(tǒng)的數(shù)字掃頻儀大多采用MCU(微控制器)、PLL(鎖相環(huán))與DDS(直接數(shù)字頻率合成器)技術(shù)相結(jié)合,實(shí)現(xiàn)數(shù)字信號(hào)控制變頻正弦波輸出[3,4,6]。

與傳統(tǒng)數(shù)字掃頻儀相比,本文中所闡述的數(shù)字掃頻系統(tǒng)設(shè)計(jì)在功能上存在本質(zhì)的區(qū)別,所實(shí)現(xiàn)的功能為手動(dòng)/自動(dòng)離散數(shù)字掃頻方波脈沖輸出。因此,在硬件結(jié)構(gòu)實(shí)現(xiàn)上,數(shù)字掃頻系統(tǒng)設(shè)計(jì)無需MCU 和DDS,只需含有片內(nèi)PLL宏模塊配置的FPGA(現(xiàn)場(chǎng)可編程門陳列)器件,具有結(jié)構(gòu)簡單、成本低、小型化、輕量化和嵌入式等特點(diǎn)。

1 數(shù)字掃頻系統(tǒng)總體要求

本數(shù)字掃頻系統(tǒng)設(shè)計(jì)的主要目的有:首先,為基于GaN 基RTD 的MVL電路提供工作和測(cè)試用調(diào)頻脈沖電源和時(shí)鐘信號(hào)源;其次,提供兼顧工業(yè)產(chǎn)品缺陷超聲與兆聲檢測(cè)應(yīng)用的可調(diào)頻數(shù)字脈沖信號(hào)源,如光學(xué)鏡片或半導(dǎo)體晶片的微小瑕疵檢測(cè)等;再次,促進(jìn)數(shù)字ICs與系統(tǒng)設(shè)計(jì)專業(yè)人才培養(yǎng),提升產(chǎn)業(yè)工程技術(shù)人員的科技創(chuàng)新能力。

1.1 數(shù)字掃頻系統(tǒng)功能要求

要求所設(shè)計(jì)的數(shù)字掃頻系統(tǒng)SOC(System On a Chip)能夠?qū)崿F(xiàn)對(duì)200MHz、100MHz、80MHz、40MHz、20MHz、10MHz、8 MHz、4 MHz、2 MHz、1MHz、800k Hz、400k Hz、200k Hz、100k Hz、80k Hz和40k Hz等頻點(diǎn)方波脈沖的手動(dòng)及或自動(dòng)雙向掃描輸出。

1.2 系統(tǒng)設(shè)計(jì)約束條件

采用基于僅配置了兩個(gè)PLL單元,且受PLL單元可編程倍頻比和分頻比內(nèi)在約束,僅能夠提供系統(tǒng)設(shè)計(jì)所需的少量頻點(diǎn)輸出的Cyclone IV E speed 8 EP4CE6E22C8 FPGA 器件的HY－601型FPGA 開發(fā)板。該芯片具有92個(gè)可編程I/O 口(其中核心驗(yàn)證版已占用11個(gè),剩余可用81個(gè))、3.3V TTL(晶體管晶體管邏輯)I/O 電平、5.0V DC 電源供電和可上拉5.0V TTL I/O 電平,板上50MHz時(shí)鐘源,支持最高頻率1GHz數(shù)字I/O,提供片上互補(bǔ)1GHz數(shù)字I/O 引腳。

2 子系統(tǒng)與模塊劃分及接口定義

數(shù)字掃頻系統(tǒng)整體功能比較復(fù)雜,直接進(jìn)行邏輯設(shè)計(jì)比較困難。那么,怎樣才能將復(fù)雜的系統(tǒng)設(shè)計(jì)簡化呢? 這是復(fù)雜系統(tǒng)設(shè)計(jì)的難點(diǎn)所在,解決方法就是采用模塊化設(shè)計(jì)。具體步驟是:結(jié)合設(shè)計(jì)約束條件,根據(jù)要實(shí)現(xiàn)的系統(tǒng)總體功能,按照局部功能的相對(duì)獨(dú)立性和完整性,對(duì)整個(gè)掃頻系統(tǒng)進(jìn)行子系統(tǒng)/模塊層次化劃分,并進(jìn)行接口定義——即確定各個(gè)模塊/子系統(tǒng)之間的互連關(guān)系。

首先,要在FPGA 芯片中實(shí)現(xiàn)比板上石英晶振提供的時(shí)鐘頻率更高的頻點(diǎn),必須依靠PLL 宏模塊倍頻,而單純依靠兩個(gè)PLL宏模塊單元級(jí)聯(lián)不足以實(shí)現(xiàn)所有上述頻點(diǎn)數(shù)字方波脈沖輸出,想要獲得功能要求的所有輸出頻點(diǎn),需要進(jìn)行二進(jìn)制分頻模組級(jí)聯(lián)配合。因此,需要利用兩個(gè)PLL 宏模塊單元級(jí)聯(lián)倍頻和分頻產(chǎn)生一級(jí)主頻點(diǎn)(800 MHz、80MHz、8 MHz、800k Hz和80k Hz)。每個(gè)主頻點(diǎn)需要一個(gè)二進(jìn)制分頻模塊產(chǎn)生對(duì)應(yīng)二級(jí)頻點(diǎn),共需要5個(gè),每個(gè)單獨(dú)作為一個(gè)模塊使用,構(gòu)成一組,稱為二進(jìn)制分頻模組。該功能單元可以實(shí)現(xiàn)完整的數(shù)字倍頻分頻功能,包含兩個(gè)宏模塊和一個(gè)由5個(gè)相同模塊構(gòu)成的模組,并可劃分為數(shù)字倍頻分頻子系統(tǒng)。

其次,要求能夠?qū)崿F(xiàn)自動(dòng)/手動(dòng)兩種掃頻模式,能夠?qū)λa(chǎn)生的16個(gè)頻點(diǎn)進(jìn)行可逆連續(xù)掃描選擇。該功能需要自動(dòng)/手動(dòng)控制模塊、循環(huán)計(jì)數(shù)掃描模塊和輸出頻點(diǎn)選擇模塊三個(gè)模塊有機(jī)結(jié)合才能實(shí)現(xiàn),可劃分為手動(dòng)/自動(dòng)雙向掃描控制子系統(tǒng)。

最后,要求能夠給出所選輸出頻點(diǎn)的頻率值,即實(shí)現(xiàn)輸出方波的頻率值測(cè)量與輸出,這需要頻率計(jì)控制模塊、多位16進(jìn)制計(jì)數(shù)器模塊、多位16進(jìn)制數(shù)鎖存器模塊、頻率測(cè)量算法模塊等多個(gè)模塊有機(jī)結(jié)合才可實(shí)現(xiàn),并劃分為頻率計(jì)子系統(tǒng)。

綜上,數(shù)字掃頻系統(tǒng)原理框圖如圖1所示。按照功能相對(duì)獨(dú)立性和完整性,整個(gè)數(shù)字掃頻系統(tǒng)劃分為三個(gè)子系統(tǒng),分別為數(shù)字倍頻分頻子系統(tǒng)、手動(dòng)/自動(dòng)掃描控制子系統(tǒng)和頻率計(jì)子系統(tǒng)。

圖1 數(shù)字掃頻系統(tǒng)原理框圖

3 子系統(tǒng)/模塊設(shè)計(jì)與驗(yàn)證

采用Quartus II進(jìn)行數(shù)字集成系統(tǒng)設(shè)計(jì)與驗(yàn)證,在模塊和子系統(tǒng)設(shè)計(jì)與驗(yàn)證過程中,要求激勵(lì)波形文件名必須與對(duì)應(yīng)模塊/子系統(tǒng)的實(shí)體名一致,系統(tǒng)級(jí)編譯和仿真才能正常進(jìn)行。模塊化設(shè)計(jì)遵循層次化設(shè)計(jì)規(guī)則,要求系統(tǒng)、子系統(tǒng)/模塊層次對(duì)應(yīng)的路徑層次一致。對(duì)于當(dāng)前常用的PC機(jī)和筆記本電腦,如果仿真時(shí)間設(shè)置過長,仿真結(jié)果數(shù)據(jù)量過大,輸出結(jié)果圖形化轉(zhuǎn)化時(shí)間過長,就會(huì)嚴(yán)重影響仿真時(shí)效,一般根據(jù)當(dāng)前功能模塊或系統(tǒng)層次的時(shí)鐘頻率、輸入信號(hào)完整性、輸出結(jié)果完整性需求計(jì)算仿真時(shí)間上限并略留余量,最高一般不超過100μs。在完成每個(gè)模塊/子系統(tǒng)驗(yàn)證且正確無誤后,創(chuàng)建出對(duì)應(yīng)的芯片符號(hào)。

解決了復(fù)雜系統(tǒng)設(shè)計(jì)的難點(diǎn)并明確了每個(gè)子系統(tǒng)和模塊的邏輯功能后,接下來的重點(diǎn)任務(wù)之一是簡便快捷地設(shè)計(jì)實(shí)現(xiàn)各個(gè)模塊和子系統(tǒng)。一種較好的方法是:利用馬克思主義的普遍聯(lián)系觀點(diǎn),根據(jù)每個(gè)模塊和子系統(tǒng)的功能要求,從已有的工作積累中找到邏輯功能本質(zhì)相近或者相同的功能單元,通過修改原設(shè)計(jì)令其符合當(dāng)前設(shè)計(jì)要求。如果在已有工作積累中沒有找到所需目標(biāo),則按照正常的自底向上的數(shù)字電路設(shè)計(jì)方法和步驟,自主設(shè)計(jì)模塊和構(gòu)建子系統(tǒng)。

3.1 數(shù)字倍頻分頻子系統(tǒng)設(shè)計(jì)與驗(yàn)證

數(shù)字倍頻分頻子系統(tǒng)設(shè)計(jì)由兩個(gè)PLL 宏模塊單元級(jí)聯(lián)設(shè)計(jì)倍頻和分頻模組,產(chǎn)生一級(jí)主頻點(diǎn)(800 MHz、80MHz、8 MHz、800k Hz和80k Hz),以及一個(gè)由5個(gè)4位二進(jìn)制分頻模塊組成的并行二進(jìn)制分頻模組。下面分PLL倍頻分頻模組和二進(jìn)制分頻器模塊兩部分論述。

3.1.1 PLL倍頻分頻模組設(shè)計(jì)與驗(yàn)證

PLL倍頻分頻模組采用宏模塊設(shè)計(jì)方法設(shè)計(jì)(如圖2所示)。圖2中,兩個(gè)PLL 宏模塊分別為pllmd0和pllmd1,ck50M 為開發(fā)板上晶振時(shí)鐘信號(hào)輸入端,reset為復(fù)位端,ck800M ～ck80k這5個(gè)輸出端依次分別對(duì)應(yīng)上述五個(gè)頻點(diǎn),ck8M 同時(shí)作為pllmd1的輸入時(shí)鐘信號(hào)。在PLL 宏模塊設(shè)計(jì)過程中,要求每個(gè)模塊輸入時(shí)鐘頻率的設(shè)置必須與實(shí)際要求輸入時(shí)鐘頻率一致,否則無果。圖3為其仿真驗(yàn)證結(jié)果,由圖3可見,所實(shí)現(xiàn)的倍頻分頻功能正確。

圖2 PLL數(shù)字倍頻分頻模組原理圖

圖3 PLL數(shù)字倍頻分頻模組驗(yàn)證結(jié)果

3.1.2 4 位二進(jìn)制分頻器模塊設(shè)計(jì)與驗(yàn)證

4位二進(jìn)制分頻器模塊cnt4b的驗(yàn)證結(jié)果如圖4所示,其中,clr為復(fù)位控制端,en為使能控制端,clk為時(shí)鐘輸入,co為計(jì)數(shù)溢出輸出,q[3:0]為計(jì)數(shù)分頻結(jié)果輸出。由圖4可見。cnt4b的驗(yàn)證結(jié)果正確。

圖4 4位二進(jìn)制分頻器模塊驗(yàn)證結(jié)果

3.2 手動(dòng)/自動(dòng)雙向掃描控制子系統(tǒng)設(shè)計(jì)與驗(yàn)證

手動(dòng)/自動(dòng)雙向掃描控制子系統(tǒng)由自動(dòng)/手動(dòng)控制模塊、循環(huán)計(jì)數(shù)掃描模塊和輸出頻點(diǎn)選擇模塊三個(gè)模塊按邏輯關(guān)系互連構(gòu)成,下面分別論述。

3.2.1 自動(dòng)/手動(dòng)掃描切換控制模塊驗(yàn)證

帶使能控制的自動(dòng)/手動(dòng)掃描切換控制模塊automan的功能本質(zhì)上與數(shù)字選擇器的邏輯相同,所需選擇的模式有兩種,故以2選1數(shù)據(jù)選擇器設(shè)計(jì)實(shí)現(xiàn),其驗(yàn)證結(jié)果如圖5所示,其中,en為使能信號(hào),a為選擇地址輸入信號(hào),c[1:0]為模式輸入信號(hào),y為輸出信號(hào)。由圖5可見,當(dāng)a＝0時(shí),y輸出模式c0的信號(hào),反之輸出模式c1的信號(hào),結(jié)果正確且完整。

圖5 自動(dòng)/手動(dòng)掃描切換控制模塊驗(yàn)證結(jié)果

3.2.2 循環(huán)計(jì)數(shù)掃描模塊設(shè)計(jì)與驗(yàn)證

雙向掃頻功能與可逆循環(huán)計(jì)數(shù)器功能本質(zhì)相同,故該模塊采用模16的可逆循環(huán)計(jì)數(shù)器設(shè)計(jì)實(shí)現(xiàn),其驗(yàn)證結(jié)果如圖6所示,其中,clk為時(shí)鐘信號(hào),clr為復(fù)位信號(hào),en為使能信號(hào),s為掃描方向控制信號(hào),ld為置數(shù)控制信號(hào),data對(duì)應(yīng)d[3:0]為置數(shù)輸入數(shù)據(jù),q[3:0]為計(jì)數(shù)輸出信號(hào),co為加計(jì)數(shù)溢出信號(hào),bb為減計(jì)數(shù)溢出信號(hào),結(jié)果正確且完整。

圖6 可逆循環(huán)計(jì)數(shù)掃描模塊設(shè)計(jì)與驗(yàn)證結(jié)果

3.2.3 輸出頻點(diǎn)選擇模塊設(shè)計(jì)與驗(yàn)證

輸出頻點(diǎn)選擇功能與數(shù)據(jù)選擇器邏輯功能本質(zhì)相同,所需選擇頻點(diǎn)數(shù)為16個(gè),故16路頻點(diǎn)選擇模塊采用16選1數(shù)據(jù)選擇器基于廣義譯碼原理和多路選擇分支代碼結(jié)構(gòu)設(shè)計(jì)實(shí)現(xiàn),其設(shè)計(jì)與驗(yàn)證結(jié)果如圖7所示,其中,c[15:0]為16路輸入頻點(diǎn),a[3:0]為選擇地址輸入端,en為使能控制端,y為輸出端。由圖7(b)可見,結(jié)果正確且完整。

圖7 輸出頻點(diǎn)選擇模塊設(shè)計(jì)與驗(yàn)證結(jié)果

3.3 頻率計(jì)子系統(tǒng)的設(shè)計(jì)與驗(yàn)證

頻率計(jì)子系統(tǒng)的功能進(jìn)一步劃分為頻率計(jì)控制信號(hào)發(fā)生子模塊freqtestctl、8位16進(jìn)制計(jì)數(shù)器子模塊hexcnt32、8位16進(jìn)制鎖存器子模塊reg4x8latch和頻率算法子模塊freqinterpre,按接口定義互連得到其子系統(tǒng)原理圖如圖8所示。

圖8 頻率計(jì)子系統(tǒng)原理圖

3.3.1 頻率計(jì)控制子模塊

頻率計(jì)控制子模塊的主要功能是確定待測(cè)數(shù)字信號(hào)fclk頻率測(cè)量的時(shí)間長度,并在測(cè)量時(shí)間開始和結(jié)束時(shí)進(jìn)行對(duì)應(yīng)的復(fù)位(rst)、使能(en)和置數(shù)(ld)控制。這里采用待測(cè)信號(hào)fclk及其二分頻信號(hào)的或邏輯設(shè)計(jì)實(shí)現(xiàn)復(fù)位控制,采用待測(cè)信號(hào)fclk的互補(bǔ)二分頻邏輯設(shè)計(jì)實(shí)現(xiàn)使能和置數(shù)控制。

3.3.2 8 位16進(jìn)制計(jì)數(shù)器子模塊

8位16 進(jìn)制計(jì)數(shù)器子模塊的標(biāo)準(zhǔn)時(shí)鐘clk采用器件能夠支持的最高頻率,即F＝1GHz,用于記錄測(cè)量時(shí)間內(nèi)標(biāo)準(zhǔn)時(shí)鐘周期數(shù)n,所以系統(tǒng)能夠測(cè)量的頻率上限亦同。這里之所以采用8位16進(jìn)制計(jì)數(shù)器子模塊,是因?yàn)镕PGA 中的數(shù)學(xué)運(yùn)算基于二進(jìn)制邏輯實(shí)現(xiàn),頻率算法子模塊也是如此,這樣可以簡化子系統(tǒng)設(shè)計(jì)并得到正確測(cè)量結(jié)果、縮短設(shè)計(jì)周期和降低子系統(tǒng)功耗等。

3.3.3 8 位鎖存器子模塊

8位鎖存器子模塊用于記錄并保持測(cè)量時(shí)間結(jié)束時(shí)8位16進(jìn)制計(jì)數(shù)器子模塊的計(jì)數(shù)輸出結(jié)果。8位16進(jìn)制計(jì)數(shù)器子模塊和32位鎖存器子模塊采用4位二進(jìn)制鎖存器模塊Verilog HDL程序代碼擴(kuò)展位寬設(shè)計(jì)實(shí)現(xiàn)。

3.3.4 頻率算法模塊

頻率算法模塊的標(biāo)準(zhǔn)時(shí)鐘clk頻率為1GHz,待測(cè)信號(hào)頻率的整數(shù)部分s和余數(shù)部分y與標(biāo)準(zhǔn)時(shí)鐘頻率F滿足如下關(guān)系:

頻率計(jì)子系統(tǒng)的所有子模塊驗(yàn)證比較冗長,不再贅述,此處直接給出頻率計(jì)子系統(tǒng)的系統(tǒng)級(jí)驗(yàn)證結(jié)果,如圖9(a)、(b)所示。圖9(a)為校準(zhǔn)驗(yàn)證,待測(cè)脈沖信號(hào)fclk頻率固定為5MHz,校準(zhǔn)測(cè)量結(jié)果也為5MHz,表明頻率測(cè)量功能準(zhǔn)確無誤。圖9(b)為隨機(jī)頻率待測(cè)信號(hào)fclk驗(yàn)證,其中,s輸出為頻率測(cè)量值的整數(shù)部分,y輸出為頻率測(cè)量值的余數(shù)部分,q[31:0]為中間觀測(cè)端輸出,即n的值。例如:n＝’h70時(shí),利用算法表達(dá)式(1)和(2)分別驗(yàn)證得到s＝’d8929571、y＝’d48,表明隨機(jī)頻率待測(cè)信號(hào)測(cè)量結(jié)果正確。

圖9 頻率計(jì)子系統(tǒng)驗(yàn)證

4 數(shù)字掃頻系統(tǒng)頂層驗(yàn)證

在完成數(shù)字掃頻系統(tǒng)的子系統(tǒng)和模塊設(shè)計(jì)與驗(yàn)證,并創(chuàng)建對(duì)應(yīng)芯片符號(hào)后,將各層子模塊、模塊/子系統(tǒng)目錄下對(duì)應(yīng)的每組設(shè)計(jì)文件拷貝粘貼到頂層系統(tǒng)目錄下,然后在頂層系統(tǒng)目錄下創(chuàng)建頂層系統(tǒng)項(xiàng)目及空白原理圖文件,接著按照?qǐng)D10創(chuàng)建頂層系統(tǒng)電路原理圖(其中的PLL 倍頻分頻模塊直接用圖4)并進(jìn)行編譯,然后刪除頂層系統(tǒng)目錄下除了PLL宏模塊及頂層項(xiàng)目設(shè)計(jì)文件以外的所有文件。圖10中,輸入輸出引腳功能如表1所示。根據(jù)表1中的輸入引腳功能和控制與輸入邏輯要求創(chuàng)建激勵(lì)波形文件,并進(jìn)行頂層系統(tǒng)級(jí)仿真,驗(yàn)證結(jié)果如圖11所示。

表1 數(shù)字掃頻系統(tǒng)輸入輸出引腳功能

圖11 數(shù)字掃頻系統(tǒng)頂層驗(yàn)證

由圖11可見,基于低PLL宏模塊配置FPGA 器件所設(shè)計(jì)的手/自一體數(shù)字掃頻系統(tǒng)實(shí)現(xiàn)了給定16個(gè)頻點(diǎn)方波脈沖的手動(dòng)/自動(dòng)一體化可逆循環(huán)掃描輸出功能,對(duì)應(yīng)fq的輸出結(jié)果:Scd＝0為降頻掃描輸出,a_mkey＝0為自動(dòng)掃描輸出(對(duì)應(yīng)內(nèi)部計(jì)數(shù)時(shí)鐘y);并能夠輸出所選方波脈沖的頻率值,fi的輸出結(jié)果對(duì)應(yīng)頻點(diǎn)頻率測(cè)量值整數(shù)部分,fd的輸出結(jié)果對(duì)應(yīng)其余數(shù)部分。當(dāng)掃描頻率較高時(shí),在頻點(diǎn)切換時(shí)刻附近頻率測(cè)量值可能出現(xiàn)誤差,建議實(shí)際測(cè)量時(shí)使用較低的掃描頻率,確保掃描一次一個(gè)頻點(diǎn)的信號(hào)出現(xiàn)一個(gè)完整周期以上,即可解決該問題。

5 結(jié)論

本文面向教學(xué)應(yīng)用、產(chǎn)業(yè)科技創(chuàng)新培訓(xùn)應(yīng)用以及數(shù)字ICs與系統(tǒng)、工業(yè)產(chǎn)品質(zhì)量數(shù)字化檢測(cè)等應(yīng)用,首先闡述了數(shù)字ICs與系統(tǒng)SOC工程項(xiàng)目的設(shè)計(jì)開發(fā)方法和步驟,然后參照該設(shè)計(jì)開發(fā)方法和步驟,采用組合設(shè)計(jì)方法與模塊化設(shè)計(jì)方法相結(jié)合的方法,基于Quartus II軟件平臺(tái),描述了基于低PLL 宏模塊配置FPGA 器件的手/自一體數(shù)字掃頻系統(tǒng)的工程化設(shè)計(jì)開發(fā)與驗(yàn)證。研究結(jié)果表明:一方面,通過調(diào)研了解并結(jié)合產(chǎn)業(yè)實(shí)際應(yīng)用需求,據(jù)此選擇數(shù)字ICs與系統(tǒng)設(shè)計(jì)開發(fā)項(xiàng)目,參照數(shù)字ICs與系統(tǒng)工程項(xiàng)目的設(shè)計(jì)開發(fā)方法和步驟,組織團(tuán)隊(duì)投身項(xiàng)目的工程化設(shè)計(jì)開發(fā)實(shí)踐,對(duì)于具有一定電子相關(guān)專業(yè)基礎(chǔ)的專業(yè)技術(shù)人才來說,能夠有效引導(dǎo)他們聯(lián)系和運(yùn)用所學(xué)的同時(shí),更進(jìn)一步領(lǐng)悟數(shù)字ICs與系統(tǒng)的工程化設(shè)計(jì)思想,掌握和鞏固其工程化設(shè)計(jì)開發(fā)方法和步驟,體會(huì)和把握“采用合理的設(shè)計(jì)方法可以大大簡化復(fù)雜系統(tǒng)的設(shè)計(jì)開發(fā)”要旨,提升數(shù)字ICs與系統(tǒng)產(chǎn)業(yè)科技創(chuàng)新能力;另一方面,所設(shè)計(jì)開發(fā)的數(shù)字掃頻系統(tǒng)成功實(shí)現(xiàn)了項(xiàng)目總體要求限定的“手/自一體雙向可逆循環(huán)頻點(diǎn)掃描方波脈沖輸出及輸出方波脈沖頻率值測(cè)量”的系統(tǒng)功能。

該手/自一體數(shù)字掃頻系統(tǒng)主要面向純數(shù)字應(yīng)用或者數(shù)模混合系統(tǒng)應(yīng)用提供可離散變頻的方波脈沖源,在本質(zhì)上與傳統(tǒng)的面向模擬電路與系統(tǒng)頻率特性測(cè)試的掃頻系統(tǒng)[3,4,6]不同,因此,硬件結(jié)構(gòu)上無需MCU,DDS,片外L、C和其他模擬單元電路。由于受所選FPGA 器件頻率性能限制,本研究所設(shè)計(jì)的手/自一體數(shù)字掃頻系統(tǒng)的上限頻率最高只能達(dá)到1GHz,如要滿足面向數(shù)字通信系統(tǒng)的應(yīng)用[5]和醫(yī)學(xué)影像應(yīng)用[7],則需要選用性能更高的FPGA 器件,但設(shè)計(jì)開發(fā)的方法和步驟大同小異。