基于FPGA的便攜式四極桿質(zhì)譜控制系統(tǒng)設(shè)計

葛衛(wèi)敏，許春華，林利泉，陳家新，吳曼曼，喬 佳

(廣州禾信儀器股份有限公司，廣東 廣州 510535)

四極桿質(zhì)譜儀廣泛用于生物成分分析、環(huán)境污染分析和食品安全等領(lǐng)域。便攜式四極桿質(zhì)譜儀因具有體積小、功耗低、移動性強等特點，可以較好地應(yīng)對現(xiàn)場快速、精準(zhǔn)檢測，深受人們的關(guān)注和青睞[1-2]。

傳統(tǒng)四極桿質(zhì)譜儀的下位機控制系統(tǒng)通常使用芯片組合架構(gòu)，如Polaris Q的設(shè)計是使用微控制單元芯片(MCU)+現(xiàn)場可編程的門陣列(FPGA)架構(gòu)實現(xiàn)控制和傳輸，上位機+數(shù)字信號處理專用芯片(DSP)芯片實現(xiàn)數(shù)字信號算法處理，網(wǎng)絡(luò)協(xié)議芯片(如W5500)實現(xiàn)數(shù)據(jù)高速傳輸，控制器+雙倍速率同步動態(tài)隨機存儲器(DDR)實現(xiàn)數(shù)據(jù)的緩沖和存儲[2-3]。這種架構(gòu)設(shè)計會占用過多的硬件板卡空間，增加功耗負(fù)擔(dān)，不能滿足對空間體積及功耗有嚴(yán)格要求的便攜式四極桿質(zhì)譜儀。在儀器功能和性能不變的前提下，降低功耗和減小板卡面積對于便攜式質(zhì)譜儀的發(fā)展具有重要意義。

本文針對便攜式四極桿質(zhì)譜儀體積小和功耗低的要求，使用單一芯片架構(gòu)替代現(xiàn)有的芯片組合架構(gòu)，將原本分散的掃描、控制、采集、存儲、數(shù)據(jù)處理和高速傳輸功能集成于同一FPGA芯片內(nèi)，希望能夠有效降低系統(tǒng)功耗和板卡面積。

1 控制系統(tǒng)設(shè)計

便攜式四極桿控制系統(tǒng)采用上位機+FPGA的結(jié)構(gòu)，示于圖1。上位機與下位機采用千兆以太網(wǎng)通信，負(fù)責(zé)指令的下發(fā)和質(zhì)譜圖的顯示。上位機選用研華PCM-9376工控機，其采用AMD G系列CPU，DDR3-SODIMM的4 GB緩存，接口豐富，并搭載了Windows嵌入式系統(tǒng)，可以滿足低功耗小型儀器的人機交互。下位機FPGA選用Xilinx的Spartan-6低功耗芯片開發(fā)平臺，相比于同級競品Altera公司EP系列的Cyclone Ⅲ EP3C25Q240C8，該芯片采用六輸入查找表技術(shù)，資源利用率更高，并且采用45 nm低功耗敷銅技術(shù)，在功耗、性能、成本之間可以更好地平衡。下位機集成開發(fā)的模塊包括通信模塊、掃描模塊、數(shù)據(jù)采集模塊、信號處理模塊、存儲模塊及其他控制模塊和信息監(jiān)控功能，資源使用率相對較高。

圖1 便攜式四極桿控制系統(tǒng)架構(gòu)Fig.1 Portable quadrupole control system architecture

整個控制系統(tǒng)通過上位機控制下位機實現(xiàn)。首先，上位機發(fā)送掃描采集指令到FPGA，F(xiàn)PGA內(nèi)部的掃描狀態(tài)機按照離子掃描順序配置數(shù)模轉(zhuǎn)換器(DAC)電壓值，配置的電壓值經(jīng)射頻放大電路后對四極桿進行動態(tài)掃描，從而篩選帶電目標(biāo)離子通過四極桿[4]。然后，將篩選的離子打在電子倍增器上將微弱信號放大形成微弱電流，被模數(shù)轉(zhuǎn)換器(ADC)芯片采集，在芯片內(nèi)部將模擬信號轉(zhuǎn)換成16 bit位寬的數(shù)字信號，傳送至FPGA內(nèi)部進行處理和幀協(xié)議整合。最后，將處理后的數(shù)據(jù)存儲并上傳至電腦端上位機，生成譜圖[5]。

1.1 通信模塊

以太網(wǎng)通信速率有10、100和1 000 Mb 3種模式。支持片上系統(tǒng)(如Linux、Windows)的主控CPU，在系統(tǒng)端集成了完整的以太網(wǎng)協(xié)議，數(shù)據(jù)傳輸可達1 000 Mb；其余不支持片上系統(tǒng)的主控芯片通常選擇搭載協(xié)議芯片完成網(wǎng)絡(luò)傳輸。常用的協(xié)議芯片(如以太網(wǎng)控制芯片W5500、以太網(wǎng)協(xié)議棧芯片CH395)僅支持10、100 Mb速率模式。此外，協(xié)議芯片與主控芯片的數(shù)據(jù)交互采用串行外設(shè)接口(SPI)，最高傳輸時鐘僅10 MHz，由于傳輸過程中的固有字段消耗以及內(nèi)部多級緩存邏輯的交互延時，實測吞吐量只有3～5 Mb。

由于引腳資源的稀缺，系統(tǒng)采用通道復(fù)用的設(shè)計，在FPGA與上位機之間使用單一網(wǎng)口傳輸外圍模塊的控制指令及回傳信息、各類突發(fā)告警信息、內(nèi)外部模塊的運行狀態(tài)信息，以及掃描功能的指令和采集的數(shù)據(jù)，各類數(shù)據(jù)由內(nèi)部協(xié)議按需分配通道資源。此外，其他板卡的MCU會將FPGA芯片作為信息橋，與上位機進行上下行的數(shù)據(jù)傳輸，此時FPGA內(nèi)部承擔(dān)了協(xié)議轉(zhuǎn)譯和MCU數(shù)據(jù)傳輸，該功能同樣會占用大量的通道資源。經(jīng)計算吞吐量，搭載協(xié)議芯片的方案已不能滿足系統(tǒng)的數(shù)據(jù)傳輸。與此同時，考慮到后期數(shù)據(jù)量的擴展和多平臺技術(shù)的兼容性，使用FPGA芯片引腳資源完成了千兆傳輸接口，使用FPGA內(nèi)部邏輯資源完成了協(xié)議棧的設(shè)計，設(shè)計的千兆速率模式可以兼容百兆和十兆速率模式。首先，采用FPGA的數(shù)字I/O接口開發(fā)標(biāo)準(zhǔn)的吉比特介質(zhì)獨立接口(RGMII)，示于圖2。然后，輸入端時鐘使用物理層PHY(端口物理層)芯片(RTL8211EG)的125 MHz輸出時鐘，輸出端時鐘利用內(nèi)部鎖相環(huán)將輸入時鐘鎖存再輸出，頻率同樣為125 MHz。最后，上行數(shù)據(jù)和下行數(shù)據(jù)各占用4根數(shù)字I/O，在內(nèi)部分別使用了輸入端雙沿采樣(Iddr)資源和輸出端雙沿采樣(Oddr)資源完成時鐘上升沿和下降沿的雙邊采樣，這樣該設(shè)計在硬件上能夠滿足1 000 Mb全雙工的傳輸速率。

圖2 通信硬件結(jié)構(gòu)圖Fig.2 Diagram of communication hardware

在實時傳輸?shù)膽?yīng)用場景下，點對點的用戶數(shù)據(jù)報協(xié)議(UDP)比傳輸控制協(xié)議(TCP)更適用。本控制系統(tǒng)中設(shè)計的標(biāo)準(zhǔn)以太網(wǎng)UDP協(xié)議在內(nèi)部固定了媒體存取控制位址(MAC)和靜態(tài)網(wǎng)際互連協(xié)議(IP)，按照協(xié)議最大傳輸單元(MTU)分包傳輸，實現(xiàn)了千兆以太網(wǎng)傳輸，可以滿足便攜式四極桿質(zhì)譜儀高速、穩(wěn)定的傳輸要求。

UDP協(xié)議屬于公有協(xié)議，負(fù)責(zé)上位機和下位機的通信，為確保儀器內(nèi)部傳輸?shù)谋Ｃ苄?，設(shè)計了以寄存器為主導(dǎo)的私有傳輸協(xié)議嵌套在UDP協(xié)議內(nèi)部。私有協(xié)議中設(shè)計了16 bit位寬寄存器地址和16 bit位寬數(shù)據(jù)，采用少量顯示查找表(LUT)資源為系統(tǒng)提供了65 536個雙字節(jié)的大容量控制單元。

相較于FPGA+協(xié)議芯片的組合設(shè)計，本控制系統(tǒng)不僅實現(xiàn)了1 000 Mb以太網(wǎng)傳輸，而且硬件板卡的面積減小約2 cm×3 cm，功率降低了0.6 W(參照協(xié)議芯片W5500)。

1.2 掃描模塊

射頻電壓驅(qū)動四極桿產(chǎn)生的電場可以篩選相應(yīng)質(zhì)荷比的目標(biāo)離子通過篩選器。改變射頻電壓可實現(xiàn)不同質(zhì)量的離子通過四極桿[6]。掃描控制流程示于圖3。本文設(shè)計的掃描功能是根據(jù)目標(biāo)離子和掃描范圍設(shè)定的，上位機將首個目標(biāo)離子對應(yīng)的電壓值V0、目標(biāo)離子個數(shù)N、步進電壓ΔV以及掃描速率和循環(huán)周期等參數(shù)按照寄存器數(shù)據(jù)流的形式下發(fā)給FPGA。此時，F(xiàn)PGA內(nèi)部的掃描模塊根據(jù)這些參數(shù)構(gòu)建出整套階梯掃描模型。掃描模型包括DAC的配置數(shù)值、電壓駐留時間和臺階數(shù)。根據(jù)公式Vn=V0+n×ΔV可計算出每個臺階的電壓值，按照時段順序配置給DAC芯片，通過射頻放大電路后，以射頻高壓驅(qū)動四極桿產(chǎn)生電場[7-8]。電壓駐留時間以μs為單位，其誤差會直接影響離子篩選的結(jié)果，本設(shè)計的FPGA內(nèi)部以100 MHz的時鐘控制狀態(tài)機的運行，精度可達ns，能夠精準(zhǔn)控制四極桿掃描時序和采集功能的聯(lián)動。設(shè)計的掃描模塊最快可在150 ms內(nèi)完成m/z50～300全掃描。

圖3 掃描控制流程圖Fig.3 Flow chart of scanning control

上位機可通過參數(shù)組合的形式選擇不同的掃描模式，下位機FPGA根據(jù)上位機的參數(shù)組合，采用參數(shù)分組和內(nèi)部狀態(tài)機復(fù)用的方式實現(xiàn)全掃描和選擇性離子掃描兩種模式，以達到資源高效復(fù)用的目的。

1.3 數(shù)據(jù)采集模塊

數(shù)據(jù)采集模塊的設(shè)計使用AD7723(Analog Devices公司產(chǎn)品)作為模擬-數(shù)字轉(zhuǎn)換器。數(shù)據(jù)采集模塊采用與掃描功能實時聯(lián)動機制，在每階射頻電壓穩(wěn)定后觸發(fā)開始采集信號，有效地避開了振蕩期畸變信號的影響，確保數(shù)據(jù)采集的準(zhǔn)確性[9]。

1.4 信號處理模塊

ADC模塊采集的原始信號存在信號基線與基準(zhǔn)零壓不匹配的問題，同時存在信噪比差、波峰分裂和毛刺突兀等問題。采用CPU或DSP專用芯片，通過一系列的數(shù)字信號處理可解決此類問題[10]。本文設(shè)計的控制系統(tǒng)利用FPGA的高實時性以及模塊之間并行處理的優(yōu)勢，將信號處理算法集成于FPGA芯片內(nèi)部，在節(jié)省算法芯片成本的同時，降低主控CPU的運算負(fù)荷。該設(shè)計使硬件板卡減少了約3 cm×3 cm的面積，功率降低了約1.5 W(參照TMS320系列)。

本設(shè)計的FPGA系統(tǒng)集成算法包括基線校準(zhǔn)算法、數(shù)字低通濾波器算法、局部平滑算法和閾值去噪算法。其中，基線校準(zhǔn)算法解決了基線偏差問題；數(shù)字低通濾波器算法將譜圖的信噪比提升了40 dB；局部平滑算法有效去除了噪聲中突發(fā)的高強毛刺噪聲；閾值去噪算法有效消除噪聲中的毛刺，降低了噪聲[11]。

1.4.1基線校準(zhǔn)算法 由于ADC芯片自身特性以及硬件電路設(shè)計的不足，導(dǎo)致采集基線與零壓基線存在偏差。此外，外部干擾(如電源、射頻線、高速通信線路等)也會對采集端產(chǎn)生不確定的噪聲干擾，多方面因素導(dǎo)致數(shù)據(jù)采集基準(zhǔn)線與零壓偏差增大，且這種偏差的大小在儀器每次啟動時無法提前預(yù)測，會直接影響儀器的穩(wěn)定性和準(zhǔn)確性。

本設(shè)計的基線校準(zhǔn)算法根據(jù)以往的測試預(yù)設(shè)1個基準(zhǔn)值，上電啟動后，將采集的譜圖數(shù)據(jù)加和并平均，然后對比計算值與預(yù)設(shè)基準(zhǔn)值，其差值補償?shù)较乱粡堊V圖采集的數(shù)據(jù)中，通過不斷調(diào)整和優(yōu)化基準(zhǔn)值以達到無限接近零壓的目的。

1.4.2數(shù)字低通濾波器算法 數(shù)字濾波器分為有限長單位沖激響應(yīng)(FIR)和無限長單位沖激響應(yīng)(IIR)。相比于IIR，F(xiàn)IR形式具有嚴(yán)格的線性相位，信號內(nèi)不同頻率成分之間仍保持原始相位差，只改變信號波形幅值，質(zhì)譜信號失真較小[12]。不同于其他FPGA+外部模塊的設(shè)計，本設(shè)計的FIR濾波器采用FPGA內(nèi)部DSP資源以及內(nèi)部只讀存儲器(ROM)存儲資源完成開發(fā)。

FIR的系統(tǒng)差分方程為y(n)=∑h(m)×x(n-m)。式中，y(n)是當(dāng)前濾波器的輸出信號；n是濾波器階數(shù)；m是濾波器的當(dāng)前階；h(m)是濾波器中的系數(shù)；x(n-m)是輸入數(shù)據(jù)。由該方程可知，濾波器的輸出信號是由連續(xù)的采集信號與濾波系數(shù)做線性時不變卷積運算所得，其信號質(zhì)量完全取決于濾波系數(shù)的設(shè)計。濾波器結(jié)構(gòu)示于圖4，根據(jù)內(nèi)部資源與運算速率匹配的要求，本設(shè)計的濾波器階數(shù)為100

圖4 濾波器結(jié)構(gòu)圖Fig.4 Diagram of filter

階，需要matlab模擬出100個濾波系數(shù)。在matlab仿真平臺上將大量數(shù)據(jù)做傅里葉變換，得到有效信號的截止頻率為80 kHz，根據(jù)截止頻率設(shè)計通帶、過渡帶和衰減率，最終生成100階的濾波器系數(shù)，再將這些系數(shù)轉(zhuǎn)換為二進制，最后固化在濾波器模型的ROM中。根據(jù)低通濾波器的對稱性和時鐘速率，使用FPGA內(nèi)部4個DSP資源和ROM資源建立濾波器模型，經(jīng)過實際測試，在有效信號不變的情況下噪聲衰減40 dB。

1.4.3局部平滑算法和閾值去噪算法 實驗時可以根據(jù)噪聲不連續(xù)的特性區(qū)分大部分有效信號和噪聲。局部平滑算法是對連續(xù)16個噪聲信號做均值，用來減弱噪聲信號的強度差和突兀信號。閾值去噪算法是對比設(shè)置的閾值與噪聲，強度高于閾值的毛刺會被篩選出來做線性衰減[13]。這2種算法都是在數(shù)據(jù)采集后實時處理，有效地減弱了噪聲信號，去除噪聲中突兀毛刺，提升了譜圖信號的辨別度[14]。

1.5 存儲模塊

由于便攜式四極桿質(zhì)譜儀對離子檢測的實時性和準(zhǔn)確度有較高要求，所以在儀器設(shè)計時采集大量數(shù)據(jù)做分析，且對數(shù)據(jù)傳輸有較高要求，通常在緩存端外置DDR存儲芯片做一級緩存[15]。在本系統(tǒng)的數(shù)據(jù)采集過程中，同一階梯的駐留時間內(nèi)，ADC采集的是同一個離子的強度信號(16 bit)，將本次采集的信號做累加(通常10～30個數(shù)據(jù))，之后再歸一化，這種處理稱為采集數(shù)據(jù)的橫向累加。對于同組參數(shù)的多張譜圖(10～20張)，信號以點對點的方式累加，之后同樣做歸一化，稱為采集數(shù)據(jù)的縱向累加。大量數(shù)據(jù)經(jīng)過橫向累加和縱向累加處理后，達到單點數(shù)據(jù)對應(yīng)單點離子的效果，有效地將數(shù)據(jù)總量壓縮80～100倍，壓縮后的最大數(shù)據(jù)量可以從50 MB降至500 kB。處理后的數(shù)據(jù)可以使用FPGA內(nèi)部RAM資源進行緩存，替代外設(shè)DDR方案。該設(shè)計不僅降低了物料成本，同時節(jié)省硬件板卡約2 cm×2 cm面積，功率降低約0.7 W(參照DDR芯片MT41J64M16LA_187E)。

1.6 其他控制模塊和信息監(jiān)控功能

除上述的模塊功能外，在整個控制系統(tǒng)中還有其他多個DAC、ADC及外部功能模塊的控制集成，主要實現(xiàn)數(shù)字頻率合成(DDS)控制、預(yù)桿電壓控制、軸向電壓控制等功能，以及每個狀態(tài)和告警的實時監(jiān)控和上報功能。

2 實驗測試

2.1 系統(tǒng)性能測試實驗

上位機下發(fā)全掃描模式(測試范圍m/z0～500)，由高質(zhì)量數(shù)向低質(zhì)量數(shù)掃描，F(xiàn)PGA內(nèi)部時序按階梯模型將電壓值輸出給DAC。輸出端DAC采用16 bit位寬的AD669，外部參考電壓為10 V，配置轉(zhuǎn)換速率130 ns，完全滿足精度μs的電壓配置輸出。使用示波器檢測循環(huán)掃描的電壓幅值和周期時間，可以清晰地看到周期掃描的Vp-p為-0.42～9.58 V，與參考電壓10 V完全一致，示于圖5a。在示波器中可以看到500個離子質(zhì)量數(shù)的掃描周期為-299.64 ms，與理論值300 ms相比誤差為0.12%，在儀器允許誤差范圍內(nèi)。階梯電壓測試圖示于圖5b，可以清晰地看到階梯電壓的時序分布，階梯之間的電壓差均衡，未有明顯抖動，駐留時間一致，能夠滿足四極桿驅(qū)動電壓的條件。多次測試結(jié)果表明，掃描電壓無干擾信號或抖動，具有較好的重復(fù)性和穩(wěn)定性。

2.2 25種組分揮發(fā)性有機物的混標(biāo)測試

將本文設(shè)計的上位機+FPGA控制系統(tǒng)應(yīng)用于自制的便攜式四極桿質(zhì)譜儀中，通過檢測25種組分揮發(fā)性有機物(VOCs)標(biāo)準(zhǔn)樣品，測試其可行性和穩(wěn)定性。自制的便攜式四極桿與磐諾A91plus氣相色譜儀聯(lián)用：1) 色譜條件：進樣量1 μL，40 ℃保持1 min，以30 ℃/min升溫至190 ℃，保持2 min，進樣口溫度200 ℃，接口溫度230 ℃；2) 質(zhì)譜條件：EI電離源，能量70 eV，質(zhì)量掃描范圍m/z50～300，掃描速率2 500 u/s。25種組分VOCs檢測結(jié)果示于圖6，經(jīng)與NIST標(biāo)準(zhǔn)譜庫匹配，可檢出全部25種物質(zhì)，無目標(biāo)離子漏采缺失，定性結(jié)果列于表1。結(jié)果表明，本文設(shè)計的控制系統(tǒng)可以較好地應(yīng)用于便攜式四極桿質(zhì)譜系統(tǒng)，能夠滿足系統(tǒng)控制、底層數(shù)據(jù)處理及傳輸?shù)裙δ埽疫\行穩(wěn)定。

其中，苯、四氯化碳、1,4-二氯苯3個典型物質(zhì)的質(zhì)譜圖示于圖7。

注：a.掃描信號循環(huán)周期圖；b.階梯電壓圖圖5 掃描階梯電壓測試圖Fig.5 Test diagram of scan step voltages

圖6 25種組分VOCs混標(biāo)TIC圖Fig.6 Mixed standard TIC chromatogram of 25 component VOCs

3 結(jié)論

本文設(shè)計了一種可應(yīng)用于便攜式四極桿質(zhì)譜儀的下位機控制系統(tǒng)。該系統(tǒng)主要利用FPGA內(nèi)部資源，將掃描、控制、采集、存儲、數(shù)據(jù)處理和高速傳輸?shù)裙δ芗捎趩我籉PGA芯片內(nèi)，替代了主控板上原有的W5500MCUDSPDDR等功能芯片。經(jīng)過系統(tǒng)性能測試實驗和VOCs混標(biāo)測試發(fā)現(xiàn)，該控制系統(tǒng)能夠滿足便攜式四極桿質(zhì)譜儀的各項指標(biāo)和需求。通過驗證和測量，并與傳統(tǒng)的四極桿質(zhì)譜儀下位機控制系統(tǒng)相比，在保證儀器功能和性能不變的前提下，本系統(tǒng)的主控板功耗降低了37%，板卡面積減少了10%，并且在高速傳輸和底層運算功能方面得到了一定提升。本研究對于小型化儀器，特別是便于移動和有現(xiàn)場測試需求的儀器而言，具有較高的借鑒價值。同時，其功能模塊可在多個技術(shù)平臺進行移植和使用，應(yīng)對不同的應(yīng)用場景，無需改變硬件，只需簡單修改內(nèi)部代碼即可，具有較高的靈活性和兼容性。

表1 25種組分VOCs混標(biāo)定性結(jié)果Table 1 Qualitative results of 25 component VOCs mixed standard

圖7 苯(a)、四氯化碳(b)、1,4-二氯苯(c)的質(zhì)譜圖Fig.7 Mass spectra of benzene (a),carbon tetrachloride (b) and 1,4-dichlorobenzene (c)