一種應用于CMOS傳感器的寬增益范圍PGA設計*

楊煌虹，姚 佳，陳翰民，馮秀平，曾偉，武 華

(贛南師范大學 物理與電子信息學院,江西 贛州 341000)

近年來，隨著CMOS工藝技術的快速發(fā)展，許多CMOS傳感器逐漸朝著低噪聲、寬增益的方向發(fā)展.在CMOS圖像傳感器領域，模擬前端一般為CDS-PGA-ADC結構[1]，在CMOS圖像傳感器輸出與ADC輸入之間增加一個PGA，通過它將CMOS圖像傳感器的輸出信號調(diào)整到ADC的最佳輸入范圍，能提高CMOS圖像傳感器性能并擴展其功能[2]，因此設計一個具有寬增益范圍的PGA具有良好的應用前景.

傳統(tǒng)PGA以單級運放組成的開環(huán)結構為主，此類結構具有良好的穩(wěn)定性和響應速度，但只能實現(xiàn)較小范圍的增益控制.魏聰[3]采用單級cascode結構運算放大器作為其主運算放大器，反饋增益調(diào)節(jié)采用可編程開關電容陣列結構，電路具有較快的響應速度和穩(wěn)定性，但最高只能實現(xiàn)8倍增益的PGA系統(tǒng)設計.Amico[4]提出了一種帶源極負反饋的共源級為主運放的可變增益放大器，具有低功耗和高精度等優(yōu)點，但也只能實現(xiàn)0～20 dB的增益范圍，且具有不可忽視的噪聲干擾.楊江[5]所提出的可編程增益放大器基于帶有并聯(lián)負反饋的開環(huán)結構，可以在較低功耗下獲得較大的帶寬，實現(xiàn)了0～60 dB的增益范圍，但結構復雜，控制電路繁瑣，不易于集成.

本文設計的PGA采用以PMOS輸入的折疊式共源共柵結構和共源結構的二級級聯(lián)，通過采用二進制編碼方式控制反饋電阻變化的閉環(huán)結構，實現(xiàn)了以6 dB為步進，0～60 dB的增益范圍，且結構簡單，具有良好的增益精度，可應用于CMOS傳感器模擬前端.

1 系統(tǒng)框架及電路實現(xiàn)

本文設計的可編程增益放大器將輸入信號通過比較器電路，控制傳輸門開關來改變反饋電阻值，實現(xiàn)6 dB步進、0～60 dB的增益控制.其中，由于差分對的不完全匹配導致輸出端的不完全對稱所引起的直流失調(diào)問題，在反饋網(wǎng)路中添加直流失調(diào)補償模塊來進行失調(diào)電壓的補償.另外，設計了LDO電源模塊來供應其它模塊的正常工作.總體系統(tǒng)框圖如圖1所示.

圖1 系統(tǒng)總體框圖

由于設計的增益范圍為0～60 dB，如果采用單一PGA來實現(xiàn)，則反饋結構極其復雜，且開關電路也較為繁瑣[6]，本文采用兩級PGA分別實現(xiàn)0～30 dB的增益范圍.通過設計具有一定放大倍數(shù)的運放結構進行反饋控制，從而實現(xiàn)0～60 dB，6 dB步進的增益范圍.

1.1 運算放大器的設計

運放是組成PGA最基本的模塊[7]，為了使PGA的反饋系數(shù)更準確表達其放大倍數(shù)，需要設計足夠大增益的運算放大器；另外，考慮到噪聲干擾和輸出擺幅的問題，選擇以PMOS為輸入的折疊式共源共柵電路加上共源級放大電路組成二級運放，提供足夠高的增益和理想的輸出擺幅.由于折疊式共源共柵結構存在多個偏置電壓，使得共模電平難以確定，運放難以正常工作，因此引入共模反饋來穩(wěn)定共模信號，使得電路更容易偏置[8].另外，對于二級運放容易因電路兩個極點相隔太近，導致系統(tǒng)不穩(wěn)定，因此采用了密勒補償來維持電路的穩(wěn)定.設計的運放電路如圖2所示.

圖2 運放電路圖

對于運算放大器，輸出阻抗是衡量放大能力的一個重要參數(shù).本設計中的運放結構以提升輸出阻抗為目的，根據(jù)對折疊式共源共柵運放進行半邊等效電路分析，可以得出：

Rout=(Rup‖Rdown)

(1)

Rup=(gm7+gmb7)ro7ro9

(2)

Rdown=[(gm3+gmb3)ro3(ro1‖ro5)]

(3)

聯(lián)立(1)(2)(3)得，

Rout=[(gm3+gmb3)ro3(ro1‖ro5)‖[(gm7+gmb7)ro7ro9]]

(4)

可知其輸出阻抗非常大，使得運放電路具有可觀的增益.

1.2 增益調(diào)節(jié)模塊

運放增益級采用雙輸入雙輸出的閉環(huán)結構，通過二進制編碼方式控制反饋電阻的變化來改變增益，增益調(diào)節(jié)示意圖如圖3所示.

圖3 增益調(diào)節(jié)示意圖

1.2.1 傳輸門開關設計

設計的PGA采用控制開關改變反饋電阻實現(xiàn)可變增益.開關電路可由單個MOS管或傳輸門構成，考慮到單個晶體管對輸入信號范圍有一定限制，且導通電阻會隨輸入電壓的變化而變化.本設計采用CMOS傳輸門結構，利用PMOS和NMOS的導通特性從而實現(xiàn)較低的導通電阻，且滿足大范圍輸入電壓的要求[9].通過利用反相器與傳輸門電路的搭配，完成一個較大輸入電壓范圍的開關電路，電路結構如圖4所示.當VC為高電平時，NMOS和PMOS導通，其等效輸出電阻

圖4 傳輸門電路圖

Rout=Ron(M6)||Rop(M7)=

1/[μnCox(W/L)M6(VDD-VTH,M6)-(μnCox(W/L)M6-μpCox(W/L)M7)Vin-μpCox(W/L)M7|VTH,M7|]

(5)

通過設計晶體管M6和M7滿足μnCox(W/L)M6=μpCox(W/L)M7時，使得導通電阻Rout與不受輸入Vin的影響.另外，設計晶體管尺寸滿足(W/L)M7=2 (W/L)M6的要求，使得反饋電阻為千歐數(shù)量級時，其導通電阻可忽略不計.

1.2.2 反饋電阻網(wǎng)絡設計

由于需要實現(xiàn)0～60 dB的寬增益范圍以及6 dB的增益步進，考慮到對增益控制的易操作性，選擇使用分壓式開關來進行控制.反饋電阻網(wǎng)絡結構如圖5所示，設計的反饋電阻R0～R5的阻值分別為160 kΩ、80 kΩ、40 kΩ、20 kΩ、10 kΩ、10 kΩ.以10 kΩ電阻作為輸入電阻，通過控制開關來調(diào)節(jié)反饋電阻的總阻值，從而實現(xiàn)0～30 dB，6 dB步進的增益.當沒有開關導通時，增益最大達到30 dB，隨著開關從S0～S4逐個導通，增益從30 dB以6 dB為步長依次降低，直到所有開關均導通時，有最小增益0 dB.

圖5 反饋電阻網(wǎng)絡結構圖

1.3 直流失調(diào)補償模塊設計

由于工藝誤差會帶來輸入差分對的失配，導致直流失調(diào)問題，通過引入DC-OC模塊進行補償.傳統(tǒng)補償方法主要有交流耦合、開關電容結構、低通負反饋和數(shù)字校準幾種直流失調(diào)的補償措施[10].通過對總體電路的頻率特性影響以及設計復雜度的綜合考慮，采用低通負反饋結構來實現(xiàn)直流失調(diào)補償.DC-OC模塊電路圖如圖6所示，在模擬信號的輸出到輸入之間加入低通濾波器，形成負反饋，再與輸入管的低頻信號相減，整個電路呈現(xiàn)出高通特性，對直流和低頻信號進行衰減，從而減小輸入端的直流失調(diào)量.

圖6 DC-OC模塊電路圖

在輸出到輸入之間引入低通濾波器，形成負反饋.低通濾波器的截止頻率很低，將輸出端的低頻和直流信號通過低通濾波器取出，再經(jīng)過跨導單元放大后，在輸入管經(jīng)過糾正電阻進行低通信號的衰減，從而減小輸入端的直流失調(diào)量[11].其中，跨導單元由OTA組成；糾正電阻阻值越大，直流失調(diào)的補償能力越強，但帶來的熱噪聲越大.另外，為了不影響有用信號的傳輸，高頻特性需要有很低的高通截止頻率[12].但高通截止頻率太低會導致直流失調(diào)電路的建立時間越長，環(huán)路的響應時間很慢，即低通負反饋消除直流失調(diào)會存在高通帶寬和環(huán)路響應速度的折中.

1.4 比較器設計

比較器是進行邏輯控制的重要電路，將一個輸入信號與參考信號做比較，經(jīng)過電路轉換成二進制信號，輸出比較器的處理結果.本文利用電阻分壓式結構與參考電壓進行比較的輸出結果來控制開關，采用靜態(tài)開環(huán)比較器即可.通過綜合考慮比較器的增益，失調(diào)電壓和精度等性能，設計的比較器電路如圖7所示，采用以PMOS差分對輸入的OTA和共源級的二級級聯(lián)結構來實現(xiàn)電壓比較的功能.

圖7 比較器電路圖

1.5 LDO電源模塊設計

為滿足較大輸入電壓波動的應用領域和穩(wěn)定合適的工作電壓，設計了低壓差線性穩(wěn)壓器(low dropout regulator，LDO)，LDO電路如圖8所示，通過負反饋來維持穩(wěn)定的輸出電壓.

圖8 LDO模塊結構圖

考慮到等效輸入噪聲以及輸出擺幅的影響，采用PMOS充當功率管.另外，由于功率管的柵極與漏極作為電路的兩個極點且頻率相差較小，則引入密勒補償，增大主極點，拉低輸出極點.其中，

Vip=Vout[R1/(R0+R1)]

(6)

當輸出電壓Vout變化引起Vip變化時，通過將Vip與Vref進行比較，進而控制功率管的柵極，改變MOS管的導通電阻，進而調(diào)整壓降以控制輸出電壓的穩(wěn)定.即

Vout降低→VR1降低→Vip降低→VGS0增大→Ids0增大→Vout增大

2 仿真驗證及結果分析

2.1 比較器輸入輸出特性仿真

通過采用TSMC 0.18μm工藝庫，使用Cadence Spectre對電路進行仿真.對比較器進行DC直流仿真，設定參考電壓為1.8 V，對輸入電壓從0～3.3 V進行直流掃描，仿真結果如圖9所示.

圖9 比較器輸入輸出仿真圖

當輸入電壓小于1.78 V時，輸出為低電平，誤差約為0.02 V；當輸入電壓大于1.84 V時，輸出為高電平，誤差約為0.04 V.可以看出，比較器能實現(xiàn)輸入電壓與參考電壓的比較功能，從而控制反饋環(huán)路的開關.此外，比較器的輸出誤差范圍較小，傳輸特性接近于理想的傳輸特性，可以滿足設計要求.

2.2 DC-OC失調(diào)補償仿真

對直流失調(diào)補償模塊進行AC仿真，在引入反饋網(wǎng)絡后，當PGA的設計增益為18 dB檔位時，波特圖如圖10所示.可以看出，DC-OC模塊實現(xiàn)了低頻直流信號的衰減，對0～100 hz的低頻信號具有明顯的抑制效果，可以實現(xiàn)直流失調(diào)信號的補償，功能滿足設計要求.

圖10 加入反饋的DC-OC波特圖

2.3 增益控制仿真

通過采用兩級30 dB級聯(lián)實現(xiàn)60 dB，6 dB步進的PGA，建立好靜態(tài)工作點后，對整體模塊進行AC仿真，通過對輸入電壓進行掃描，可以得到11個增益值，其輸出結果如圖11所示.可以看出，增益步進穩(wěn)定在6 dB左右，且增益誤差小于調(diào)節(jié)精度的1/2LSB，實現(xiàn)了設計功能.

圖11 增益控制模塊仿真圖

2.4 LDO性能仿真

本設計的LDO模塊，為整體電路的各個模塊提供穩(wěn)定的工作電壓，仿真結果如圖12所示.對LDO電路進行瞬態(tài)響應仿真，最大過沖電壓為242 mV，最低跌落電壓為75 mV，輸出電壓能穩(wěn)定在3.035 V，具有良好的性能指標，滿足設計要求.

圖12 LDO輸入輸出仿真圖

3 結論

設計一種應用于CMOS傳感器模擬前端的寬增益范圍PGA，基于TSMC 0.18 μm工藝，使用Cadence Spectre對電路進行了仿真驗證.設計的比較器電路的參考電壓為1.8 V，當輸入電壓小于1.78 V時，輸出為低電平，誤差為0.02 V；當輸入電壓大于1.84 V時，輸出為高電平，誤差約為0.04 V，電路具有良好的精度；DC-OC模塊能夠?qū)崿F(xiàn)直流失調(diào)量的抑制.另外，LDO能夠為其它模塊提供3 V的穩(wěn)定工作電壓，滿足實際需求.設計的PGA實現(xiàn)了在0～60 dB范圍內(nèi)以6 dB為步進的增益變化，且增益誤差小于調(diào)節(jié)精度的1/2LSB.