電流調(diào)制下光注入VCSEL-SA的可重構(gòu)邏輯運(yùn)算

肖路遙，唐曦，林曉東，高子葉，段志飛，杜瀟睿，夏光瓊，吳正茂，鄧濤

（1 西南大學(xué) 物理科學(xué)與技術(shù)學(xué)院，重慶 400715）（2 微納結(jié)構(gòu)光電子學(xué)重慶市重點實驗室，重慶 400715）

0 引言

隨著社會的迅猛發(fā)展，人工智能、互聯(lián)網(wǎng)、多媒體、5G通信、大數(shù)據(jù)業(yè)務(wù)等現(xiàn)代科技技術(shù)已經(jīng)廣泛應(yīng)用于國民生產(chǎn)生活，全社會對算力的需求以每年至少20%的速度遞增，由此對計算系統(tǒng)的算力提出了前所未有的挑戰(zhàn)。目前，我國的“神威-太湖之光”超級計算機(jī)的峰值計算能力可以達(dá)到12.5億億次/秒。然而，這種傳統(tǒng)的存算分離的馮諾依曼架構(gòu)在存儲、運(yùn)算速率、功耗等方面的瓶頸限制了其進(jìn)一步發(fā)展。此外，沿用至今的“摩爾定律”也因CMOS工藝的限制而遭遇瓶頸，集成電路的發(fā)展已進(jìn)入后摩爾時代。在此背景下，人工神經(jīng)網(wǎng)絡(luò)的研究與發(fā)展備受關(guān)注，基于硅基電子器件或光學(xué)器件的光子神經(jīng)網(wǎng)絡(luò)已經(jīng)變成了該領(lǐng)域的焦點問題。光子神經(jīng)網(wǎng)絡(luò)在處理復(fù)雜的人工智能任務(wù)時具有較低的功耗和高速率的優(yōu)勢，可克服馮諾依曼架構(gòu)的局限，因而可以提供一種新的可行性方案用于解決諸如決策、深度學(xué)習(xí)和優(yōu)化、模式識別以及感知信息處理等更復(fù)雜的計算任務(wù)。近年來，光子神經(jīng)網(wǎng)絡(luò)因其在速度和能量效率方面明顯優(yōu)于傳統(tǒng)電子方法而成為研究熱點［1-5］。迄今為止，神經(jīng)形態(tài)光子器件的研究引起了科研工作者的廣泛關(guān)注，例如光子晶體結(jié)構(gòu)［6］，共振隧穿二極管光電探測器［7］，光纖激光器［8］，半導(dǎo)體光放大器［9］，光學(xué)調(diào)制器［10］和半導(dǎo)體激光器［11-16］等。在這些神經(jīng)形態(tài)光子器件中，半導(dǎo)體激光器具有與生物神經(jīng)元相似的多種行為，且可以產(chǎn)生比生物神經(jīng)快達(dá)8個數(shù)量級的脈沖響應(yīng)，因而可作為一種理想的人工神經(jīng)元。目前，不同類型的半導(dǎo)體激光器已經(jīng)在神經(jīng)形態(tài)計算系統(tǒng)中得到了廣泛研究和應(yīng)用，如微盤激光器［11］，微柱激光器［12］，微環(huán)激光器［13］，量子點激光器［14］，帶有飽和吸收體的激光器［15］和垂直腔面發(fā)射激光器（Vertical-Cavity Surface-Emitting Lasers，VCSELs）［16-17］。特別地，VCSEL具有體積小、功耗低、成本低以及與光纖耦合效率高等優(yōu)點［18-19］，因此，探索VCSEL器件的非線性動力學(xué)行為及其在神經(jīng)擬態(tài)計算相關(guān)領(lǐng)域的應(yīng)用可望推動人工智能領(lǐng)域的創(chuàng)新發(fā)展。最近，外部刺激下VCSEL光子神經(jīng)元的spiking動力學(xué)行為已經(jīng)被理論和實驗報道［20-23］。值得注意的是，在VCSEL中引入飽和吸收體后，可以構(gòu)建兩段式可激發(fā)激光器（VCSEL-SA）。與傳統(tǒng)的光子神經(jīng)元模型相比，這種集成的光子神經(jīng)元類似于LIF模型，其輸出的spike信號可攜帶時空信息，能更好的模擬生物神經(jīng)元的特性，且能夠激發(fā)更短的亞納秒光脈沖，其興奮閾值也可在一定范圍內(nèi)靈活控制［24-27］。因此，VCSEL-SA在光子神經(jīng)網(wǎng)絡(luò)相關(guān)領(lǐng)域的研究和應(yīng)用具有巨大的價值。

光學(xué)邏輯門作為光網(wǎng)絡(luò)系統(tǒng)中的基本單元，在光交換、光提取、光計算等復(fù)雜的光信息處理任務(wù)中起著關(guān)鍵性作用［28］。PERRONE S等基于光注入VCSEL，利用噪聲和偏振雙穩(wěn)的相互作用實現(xiàn)了隨機(jī)邏輯門［29］，許葛亮等利用外部光反饋注入VCSEL實現(xiàn)了可重構(gòu)光電混沌邏輯門［30］，鐘東洲等基于外部光注入VCSEL實現(xiàn)了光電復(fù)合邏輯門［31］，項水英等基于光注入VCSEL-SA，通過控制抑制窗口進(jìn)一步實現(xiàn)了全光異或邏輯門［32］并基于監(jiān)督學(xué)習(xí)算法訓(xùn)練的多層脈沖神經(jīng)網(wǎng)絡(luò)完成了XOR分類任務(wù)［33］。上述研究證實了利用VCSEL器件實現(xiàn)邏輯運(yùn)算的可能性。因此探究基于VCSEL的邏輯運(yùn)算架構(gòu)及其邏輯運(yùn)算性能對基于VCSEL的光子神經(jīng)網(wǎng)絡(luò)構(gòu)建及其應(yīng)用有著重要的意義。此外，考慮到可重構(gòu)的邏輯器件可大大降低未來大規(guī)模光子集成的成本，提高邏輯器件的利用效率。本文提出了基于電流調(diào)制和光注入共同作用下的VCSEL-SA實現(xiàn)可重構(gòu)光電邏輯門（NOT，NAND，NOR，XOR）的方案，數(shù)值分析了影響邏輯門運(yùn)算性能的主要因素，并討論了不同邏輯門實現(xiàn)重構(gòu)的條件。

1 系統(tǒng)模型與理論

圖1是基于電流調(diào)制下光注入VCSEL-SA的光電邏輯門（NOT，NAND，NOR，XOR）系統(tǒng)結(jié)構(gòu)圖。其中，VCSEL-SA的偏置電流略小于閾值電流以避免激光器處于自脈沖振蕩狀態(tài)［34］。矩形脈沖信號O通過馬赫-曾德爾調(diào)制器（Mach-Zehnder Modulator，MZM）后注入VCSEL-SA可以使其成功激發(fā)一個spike。在此基礎(chǔ)上，將任意波形發(fā)生器生成的矩形脈沖電信號A和B通過反相器（Inverter）實現(xiàn)反相，再經(jīng)偏置器（Bias Tee）與直流偏置耦合后注入到VCSEL-SA，通過合理設(shè)置調(diào)制電流大小即可實現(xiàn)可重構(gòu)的光電邏輯門（NOT，NAND，NOR）。另外，移除紅色虛線框內(nèi)的調(diào)制器和反相器后，即電信號A作為興奮信號輸入VCSEL-SA，而電信號B通過反相器實現(xiàn)反相后作為抑制信號輸入VCSEL-SA，且此時無光注入信號，通過選取合適的偏置電流以及調(diào)制信號幅度，VCSEL-SA可以實現(xiàn)XOR邏輯運(yùn)算。在所有的邏輯運(yùn)算中，當(dāng)VCAEL-SA激發(fā)spike時，邏輯運(yùn)算結(jié)果為1，否則為0。

圖1 基于VCSEL-SA的光電邏輯門（NOT，NAND，NOR，XOR）的系統(tǒng)結(jié)構(gòu)圖Fig.1 Schematic diagram of photoelectric logic gate（NOT，NAND，NOR，XOR）based on VCSEL-SA

考慮到電流調(diào)制和光注入的影響并忽略偏振效應(yīng)，基于VCSEL-SA的邏輯運(yùn)算可以用修正的Yamada模型來描述，其速率方程表示為［15，35］

式中，下標(biāo)a和s分別表示增益區(qū)和飽和吸收區(qū)，Nph(t)表示腔內(nèi)總的光子數(shù)，P(t)是激光器的輸出功率，n(t)是載流子數(shù)，I是偏置電流。ksFO(t，Δt1)代表耦合到激光器增益區(qū)的光信號，ImFA，B(t，Δt2)代表調(diào)制信號，其中ks是注入強(qiáng)度，Im是調(diào)制信號的幅度，Δt1和Δt2分別表示光信號和電信號的擾動時間。VCSEL-SA的其他參數(shù)如表1所示，使用四階龍格庫塔法數(shù)值求解上述方程。

表1 VCSEL-SA的參數(shù)值Table 1 Typical VCSEL-SA parameters

2 結(jié)果與討論

2.1 電流調(diào)制下VCSEL-SA的spiking動力學(xué)特性

圖2給出了無光注入時VCSEL-SA在不同調(diào)制電流下的輸出情況，其中，Ia=2.3 mA，Δt2=1 ns，Im分別為1.5、4.5、7.5、15、30 mA。隨著Im的增加，VCSEL-SA輸出的spikes數(shù)目逐漸增多，且其峰值功率也逐漸增大，spike間隔越小，這種現(xiàn)象類似于生物神經(jīng)元激發(fā)的tonic脈沖。當(dāng)Im到達(dá)15 mA時，VCSEL-SA輸出呈現(xiàn)明顯的振蕩過程。當(dāng)Im繼續(xù)增加到30 mA時，VCSEL-SA首先會激發(fā)出一個大功率spike，隨后經(jīng)過短暫的振蕩過程快速進(jìn)入穩(wěn)定輸出態(tài)，這與生物神經(jīng)元輸出的phasic脈沖相似，這些結(jié)果與光注入VCSELSA的spiking動力學(xué)行為基本一致［38］。

圖2 不同的調(diào)制信號幅度下VCSEL-SA的輸出情況Fig.2 The output of the VCSEL-SA for different modulation signal amplitude

圖3給出了無光注入且調(diào)制信號擾動時長Δt2變化時VCSEL-SA輸出的情況，其中，Ia=2.3 mA，Im=1.5 mA，擾動時長依次為1、2、4 ns。從圖中可以看出，隨著Δt2的增加，VCSEL-SA激發(fā)的spike數(shù)目逐漸增多，說明spike激發(fā)的數(shù)量與擾動時長Δt2有關(guān)，這為實現(xiàn)VCSEL-SA的spike編碼和邏輯運(yùn)算提供了又一種調(diào)控手段。

圖3 不同調(diào)制信號擾動時間對應(yīng)的VCSEL-SA輸出Fig.3 The output of the VCSEL-SA for modulation signals with different perturbation durations

為了進(jìn)一步探究外部調(diào)制電流信號對光注入VCSEL-SA激發(fā)的spike信號進(jìn)行抑制的影響。圖4給出了光注入VCSEL-SA在無電流調(diào)制和增加電流調(diào)制時的輸出情況，其中，光注入強(qiáng)度ks=3×103，擾動時長Δt1=15 ns，偏置電流Ia=2.3 mA。在沒有調(diào)制信號輸入的情況下，光注入VCSEL-SA可以輸出連續(xù)的spike信號，如圖4（c）所示。此時，輸入一個負(fù)脈沖電信號（Im=1.5 mA，Δt2=5 ns）對VCSEL-SA進(jìn)行調(diào)制，在脈沖作用區(qū)輸出的spikes信號被完全抑制，如圖4（d）所示。這可以解釋為輸入的負(fù)脈沖抑制信號使得激光器增益區(qū)載流子的積累難以達(dá)到VCSEL-SA的興奮閾值，從而無法激發(fā)spike。由此可見，通過控制光注入和電調(diào)制信號，VCSEL-SA可以靈活的激發(fā)spike信號或者抑制輸出的spike信號，這種控制spike激發(fā)或抑制的方式可用于設(shè)計基于VCSEL-SA的光電混合型邏輯電路（NOT，NAND，NOR，XOR）。

圖4外部擾動下VCSEL-SA的輸出情況Fig.4 Output of VCSEL-SA under external disturbance

2.2 光電邏輯門（NOT，NAND，NOR，XOR）的實現(xiàn)

圖5 給出了光注入VCSEL-SA實現(xiàn)NOT門邏輯運(yùn)算的情況。本節(jié)中，在未做特別說明的情況下，固定偏置電流Ia=2.3 mA，光注入強(qiáng)度ks=3×103，擾動時長Δt1=1 ns。在每一個光脈沖注入下，VCSEL-SA可成功激發(fā)一個spike信號，如圖5（b）所示。此時，通過反相器對電流調(diào)制信號A（B）進(jìn)行反相，然后通過偏置器注入VCSEL-SA，對應(yīng)的調(diào)制信號幅度Im依次為0 mA，0.2 mA，0.5 mA，1 mA，如圖5（c）所示。從圖5（d）可以看出，當(dāng)反相的電流調(diào)制信號較小時，VCSEL-SA在光脈沖的作用下仍然可以激發(fā)spike信號。隨著電流調(diào)制信號的增大，VCSEL-SA有源區(qū)內(nèi)累積的載流子數(shù)減小，無法滿足spike激發(fā)的閾值條件，因而不再激發(fā)spike信號。由此可見，通過控制調(diào)制信號的強(qiáng)度，可以使VCSEL-SA實現(xiàn)NOT門的邏輯運(yùn)算。

圖5 NOT門邏輯運(yùn)算的實現(xiàn)Fig.5 Implementation of NOT logic operation

圖6給出了VCSEL-SA實現(xiàn)光電邏輯門（NAND，NOR）的情況。在與非門（NAND）邏輯運(yùn)算中，兩路調(diào)制電流幅度均設(shè)定為0.3 mA，兩路電信號經(jīng)過反相器反相后分別輸出0011和0101，如圖6（b）和（c）所示。從圖6（d）可以看出，兩路輸入的電信號只要存在“0”，VCSEL-SA則可以激發(fā)spike信號。當(dāng)兩路電信號均輸出“1”時，VCSEL-SA有源區(qū)的載流子無法達(dá)到激發(fā)閾值條件，因而不再能激發(fā)spike信號。對于或非門（NOR）邏輯運(yùn)算，兩路電信號分別輸出0011和0101，其調(diào)制電流幅度均設(shè)定為1 mA，如圖6（f）和（g）所示。從圖6（h）可以看出，兩路輸入的電信號只要存在“1”，VCSEL-SA有源區(qū)的載流子則無法達(dá)到激發(fā)閾值條件，此時不再有spike信號被激發(fā)。僅僅當(dāng)兩路電信號均輸出“0”時，VCSEL-SA可以激發(fā)spike信號。值得注意的是，調(diào)制電流大小的選擇與光注入強(qiáng)度及VCSEL-SA的偏置電流大小有關(guān)，因此，對于光注入VCSEL-SA，通過合理選擇調(diào)制電流的強(qiáng)度，VCSEL-SA可以實現(xiàn)光電邏輯門（NAND，NOR）的邏輯運(yùn)算功能。

圖6 NAND門和NOR門的邏輯運(yùn)算實現(xiàn)Fig.6 Logic operation implementation of NAND gate and NOR gate

圖7 給出了實現(xiàn)光電邏輯門（XOR）的情況。在執(zhí)行XOR邏輯運(yùn)算時，外部光注入信號不再需要，第一路調(diào)制信號的反相器需要移除且需對兩路調(diào)制電流信號進(jìn)行處理。通過數(shù)字信號處理技術(shù)把A和B兩路信號的每一位碼元轉(zhuǎn)換為原碼后并補(bǔ)加上其取反的碼元，即“0”轉(zhuǎn)換為“01”，“1”轉(zhuǎn)換為“10”，圖7（a）和（b）分別表示處理過后的A、B兩路信號，其中藍(lán)色實線是原信號，紅色實線是補(bǔ)加的信號。經(jīng)過處理后的A（′01′′01′′10′′10′）和B（′01′′10′′01′′10′）兩路調(diào)制電信號同時注入VCSEL-SA，XOR邏輯運(yùn)算的結(jié)果如圖7（c）所示。值得注意的是，與光電邏輯門（NAND，NOR，NOT）相比，XOR邏輯操作的實現(xiàn)不需要光信號的注入，僅僅需要改變電流調(diào)制信號的輸入方式，即調(diào)制信號需要增加相應(yīng)的碼元且調(diào)制信號A無需反相。由此可見，通過控制光注入信號、直流偏置及調(diào)制信號的輸入方式即可使該系統(tǒng)實現(xiàn)不同邏輯運(yùn)算功能的轉(zhuǎn)換，從而實現(xiàn)邏輯門的重構(gòu)。需要指出的是，為了直觀地表征系統(tǒng)的邏輯運(yùn)算功能，在模擬過程中相鄰擾動信號的時間間隔設(shè)定為5 ns，且這個時間在一定的范圍內(nèi)可調(diào)。在實際應(yīng)用中，這個時間間隔會受到偏置電流、光注入強(qiáng)度等參數(shù)的影響，本質(zhì)上由神經(jīng)元的不應(yīng)期決定。

圖7 XOR邏輯運(yùn)算的實現(xiàn)Fig.7 Implementation of XOR logic operation

為了進(jìn)一步探究光電邏輯門實現(xiàn)重構(gòu)的優(yōu)化工作參數(shù)范圍，圖8以邏輯門（NAND，NOR）為例給出了不同調(diào)制電流下VCSEL-SA輸出的演變圖譜，其中，Ia=2.3 mA，ks=3×103，光注入脈沖和電流調(diào)制信號的擾動時長分別為Δt1=1 ns，Δt2=1 ns。當(dāng)兩個電流調(diào)制信號（10）和（01）分別注入VCSEL-SA，且電流調(diào)制強(qiáng)度Im小于0.32 mA時，spike能夠被激發(fā)，滿足NAND的實現(xiàn)條件，而當(dāng)電流調(diào)制強(qiáng)度Im大于0.32 mA后，spike不再被激發(fā)，滿足NOR的實現(xiàn)條件，如圖8（a）所示。當(dāng)兩個相同模式（11）的電信號調(diào)制VCSEL-SA，且電流調(diào)制強(qiáng)度Im大于0.18 mA時，VCSEL-SA不能激發(fā)spike信號，滿足NAND和NOR的實現(xiàn)條件。綜合圖8（a）和（b）可以看出，當(dāng)調(diào)制信號幅度Im的取值范圍在0.18～0.32 mA時，NAND能夠被實現(xiàn)，當(dāng)調(diào)制電流大小Im大于0.32 mA時，NOR能夠被實現(xiàn)。因此，對于給定的光注入VCSEL-SA，我們通過調(diào)節(jié)調(diào)制電流信號的幅度可以實現(xiàn)NAND和NOR邏輯運(yùn)算功能的轉(zhuǎn)換，即實現(xiàn)NAND和NOR邏輯門的重構(gòu)。

圖8 VCSEL-SA的輸出隨調(diào)制幅度Im變化的演變圖Fig.8 Evolution of the VCSEL-SA′s output with Im

圖9進(jìn)一步給出了兩路調(diào)制電流信號的輸入延時對光電邏輯門（NAND，NOR）的影響，這里只討論了當(dāng)兩個調(diào)制信號輸入非“0”信號的情況，即輸入模式為11。兩路電信號均通過反相器反相，且第一個調(diào)制信號的下降沿到第二個調(diào)制信號的下降沿的時間距離為Δτ。圖9（c）～（d）和圖9（g）～（h）是NAND門運(yùn)算的情況。當(dāng)調(diào)制電流大小Im=0.2 mA時，隨著Δτ從0 ns逐漸增加，VCSEL-SA開始無法激發(fā)spike信號，即可以實現(xiàn)NAND操作。當(dāng)輸入延時Δτ達(dá)到0.3 ns時，VCSEL-SA激發(fā)了spike信號，此時NAND邏輯操作失效，如圖9（d）所示，這主要是因為當(dāng)輸入的兩路電信號的時延達(dá)到一定程度后，調(diào)制信號無法使VCSELSA有源區(qū)內(nèi)的載流子累積的水平降低到閾值以下，因此VCSEL-SA仍然能激發(fā)一個spike。當(dāng)調(diào)制電流被增加到Im=0.3 mA時，類似的結(jié)果仍然可以被獲得，如圖9（g）和（h）所示。圖9（k）～（l）和圖9（o）～（p）是NOR門運(yùn)算的情況，調(diào)制電流幅度分別為0.5 mA和1 mA。從圖9（i）～（p）可以看出，對于兩個大小不同的調(diào)制信號，即使兩路電信號的輸入延時Δτ大于調(diào)制信號的擾動時長Δt=1 ns，NOR邏輯運(yùn)算仍然可以實現(xiàn)。這主要是因為單路調(diào)制電流的幅度已經(jīng)足夠抑制激光器的spike輸出，這與圖6（e）～（h）中NOR門運(yùn)算的情況一致。由此可見，本文提出的可重構(gòu)邏輯門在兩路調(diào)制信號存在一定的輸入延時也可實現(xiàn)NAND和NOR邏輯運(yùn)算。當(dāng)調(diào)制信號幅度達(dá)到一定值后，信號間的輸入延時對邏輯運(yùn)算（NAND、NOR）的影響相對較小，這主要是因為大的調(diào)制信號注入可以使增益區(qū)的載流子濃度急速下降，能更加有效地抑制VCSELSA的spike激發(fā)，因而可以容許更大的輸入延時范圍。需要指出的是，實現(xiàn)邏輯運(yùn)算所能容許的輸入延時范圍受探測光O的注入強(qiáng)度、偏置電流大小和調(diào)制電流大小的影響，因此，在實際的邏輯運(yùn)算中，需要合理的設(shè)置光注入強(qiáng)度、VCSEL-SA偏置電流、調(diào)制信號的幅度及兩路調(diào)制信號之間的時延。

圖9 兩個電流調(diào)制信號之間的輸入延時對光電邏輯門（NAND，NOR）的影響Fig.9 Influence of the input delay between two current modulation signals on the optoelectronic logic gate（NAND，NOR）

在邏輯電路的實際應(yīng)用中，噪聲不可避免地會對系統(tǒng)的性能產(chǎn)生影響。為了進(jìn)一步分析噪聲對本文提出的可重構(gòu)邏輯運(yùn)算電路的影響，圖10（a）～（c）和圖10（d）～（f）分別給出了信噪比SNR為20 dB和10 dB時，光電邏輯門（NAND，NOR，XOR）輸出的結(jié)果，其中，Ia=2.3 mA，ks=3×103，光注入脈沖和電流調(diào)制信號的擾動時長均為1 ns。當(dāng)調(diào)制信號幅度Im=0.3 mA時，對比圖10（a）和圖10（d），當(dāng)信噪比從20 dB下降到10 dB時，NAND的邏輯運(yùn)算失效。圖10（b）和（e）是調(diào)制信號幅度Im為0.5 mA時，NOR邏輯操作的輸出情況，可以看出即使在較大的噪聲影響下，NOR門仍然可以實現(xiàn)。圖10（c）和（f）是在調(diào)制信號幅度Im=0.3 mA的條件下，XOR的輸出情況，藍(lán)色實線是原信號，紅色實線是補(bǔ)加的信號。從圖中可以看出，較大的噪聲下XOR邏輯運(yùn)算仍然可以實現(xiàn)。顯然，雖相對于NAND邏輯運(yùn)算而言，NOR和XOR邏輯運(yùn)算對噪聲的容忍性較好。由此可見，雖然噪聲對邏輯門的運(yùn)算性能有一定的影響，但本文提出的基于電流調(diào)制下光注入VCSEL-SA的邏輯電路對噪聲有一定的容忍性。

圖10 噪聲對光電邏輯門（NAND，NOR，XOR）實現(xiàn)的影響Fig.10 The effect of noise on the implementation of optoelectronic logic gates（NAND，NOR，XOR）

3 結(jié)論

基于電流調(diào)制和光注入共同作用下帶有飽和吸收體的垂直腔面發(fā)射激光器（VCSEL-SA）的spiking動力學(xué)特性，提出了一種可重構(gòu)的光電邏輯門（NOT，NAND，NOR，XOR）設(shè)計方案，并數(shù)值分析了系統(tǒng)的邏輯運(yùn)算特性。結(jié)果表明，選取合適的調(diào)制電流大小可以實現(xiàn)NAND和NOR邏輯門的重構(gòu)。兩個電流調(diào)制信號之間的延時對光電邏輯門（NAND，NOR）的實現(xiàn)幾乎沒有影響。通過改變外部調(diào)制電流信號的輸入方式并去掉光注入信號，可以實現(xiàn)XOR邏輯運(yùn)算。此外，研究進(jìn)一步證實，在一定的條件下，本文提出的基于VCSEL-SA的光電邏輯門對噪聲具有一定的容忍性。本文所設(shè)計的邏輯運(yùn)算電路有望對未來超高速、大帶寬的光子神經(jīng)網(wǎng)絡(luò)應(yīng)用于相關(guān)領(lǐng)域所需基本邏輯運(yùn)算元器件的開發(fā)設(shè)計提供一定的理論基礎(chǔ)。