基于機(jī)器學(xué)習(xí)的快速時序校準(zhǔn)方法*

何柏聲 詹瑞典

技術(shù)應(yīng)用

基于機(jī)器學(xué)習(xí)的快速時序校準(zhǔn)方法*

何柏聲1詹瑞典2

（1.廣東工業(yè)大學(xué)集成電路學(xué)院，廣東 廣州 510006 2.佛山芯珠微電子有限公司，廣東 佛山 528225）

針對布局布線工具和時序簽核工具的時序分析差異，導(dǎo)致的迭代次數(shù)多、時序收斂困難的問題，提出一種基于機(jī)器學(xué)習(xí)的快速時序校準(zhǔn)方法。首先，基于55 nm工藝，利用開源設(shè)計收集數(shù)據(jù)樣本；然后，分別采用Lasso線性回歸、BP神經(jīng)網(wǎng)絡(luò)、隨機(jī)森林算法完成寄生參數(shù)預(yù)測模型的訓(xùn)練、測試及對比；最后，通過實(shí)驗(yàn)驗(yàn)證該方法的時序校準(zhǔn)效果。實(shí)驗(yàn)結(jié)果表明，該方法可減少布局布線工具和時序簽核工具間的時序分析差異。

芯片物理設(shè)計；靜態(tài)時序分析；機(jī)器學(xué)習(xí)；寄生參數(shù)預(yù)測；時序校準(zhǔn)

0　引言

隨著集成電路設(shè)計規(guī)模的提升和制造工藝的進(jìn)步，簽核（signoff）中靜態(tài)時序分析的時間成本更高、時序收斂更困難。國際半導(dǎo)體技術(shù)路線圖指出，設(shè)計成本是半導(dǎo)體路線圖延續(xù)的最大阻礙，其中工具許可、工程師工資等不可回收的成本是芯片設(shè)計成本的主要組成部分[1-2]。在集成電路物理設(shè)計中，布局布線（P&R）工具和signoff工具之間，由于寄生參數(shù)提取模型、時序計算方法等因素，導(dǎo)致時序計算結(jié)果存在較大差異[3]，影響P&R工具的設(shè)計質(zhì)量，造成額外的迭代優(yōu)化工作，使芯片設(shè)計效率降低和成本提高。

靜態(tài)時序分析工具擴(kuò)展性有限，對芯片物理設(shè)計優(yōu)化時，需要多輪時序計算及迭代。上述研究成果需要完全嵌入到靜態(tài)時序分析工具，在每次時序分析時將預(yù)測結(jié)果導(dǎo)入靜態(tài)時序分析工具，才能充分發(fā)揮其作用及優(yōu)勢，但這在實(shí)際工程中較難實(shí)現(xiàn)。

為此，本文設(shè)計一種基于機(jī)器學(xué)習(xí)的快速時序校準(zhǔn)方法，可在芯片物理設(shè)計過程中通過一次寄生參數(shù)校準(zhǔn)，完成P&R工具和signoff工具的時序校準(zhǔn)。

1　快速時序校準(zhǔn)方法及流程

在芯片物理設(shè)計的靜態(tài)時序分析計算中，寄生電容、電阻直接影響門單元延時、線延時和翻轉(zhuǎn)時間。P&R工具和signoff工具的寄生參數(shù)相關(guān)性是影響這2種工具時序差異的主要因素之一。在P&R工具中可以設(shè)置提取縮放因子，對寄生電容、寄生電阻進(jìn)行校準(zhǔn)，校準(zhǔn)原理為

式中：

——提取縮放因子；

本文根據(jù)寄生參數(shù)校準(zhǔn)原理，結(jié)合機(jī)器學(xué)習(xí)方法，提出一種高效的時序校準(zhǔn)方法，時序校準(zhǔn)流程如圖1所示。

圖1　基于機(jī)器學(xué)習(xí)的快速時序校準(zhǔn)流程圖

初始布線完成后，設(shè)計中存在具體的布線信息，同時還有很多時序違例未修復(fù)，需要大量時間執(zhí)行布線增量優(yōu)化。本文設(shè)計的時序校準(zhǔn)方法如下：

1）以初始布線為起點(diǎn)，從P&R工具中提取各個節(jié)點(diǎn)的物理、時序信息，分別輸入到寄生電容、寄生電阻預(yù)測模型。

2）寄生電容、寄生電阻預(yù)測模型基于P&R工具中時間成本較低的設(shè)計信息，預(yù)測signoff階段中高精度、高時間成本的寄生電容、寄生電阻。

3）與P&R工具中的寄生電容、電阻進(jìn)行比較，分別計算出寄生電容和寄生電阻的提取縮放因子，計算公式為

式中：

k,factor——寄生電容的提取縮放因子；

k,factor——寄生電阻的提取縮放因子；

4）在P&R工具中設(shè)置提取縮放因子，進(jìn)行布線增量優(yōu)化。

該方法可以在首次布線過程中完成時序校準(zhǔn)，無需額外迭代。

2　數(shù)據(jù)樣本收集

為收集足夠的數(shù)據(jù)樣本訓(xùn)練和測試寄生電容預(yù)測模型、寄生電阻預(yù)測模型，本文基于6個開源的門級網(wǎng)表[10]，利用55 nm工藝，重復(fù)進(jìn)行物理設(shè)計實(shí)驗(yàn)，并提取設(shè)計中各個節(jié)點(diǎn)的物理、時序信息，分別構(gòu)建寄生電容預(yù)測模型、寄生電阻預(yù)測模型的數(shù)據(jù)集。構(gòu)建數(shù)據(jù)集設(shè)計規(guī)模如表1所示。數(shù)據(jù)樣本收集流程如圖2所示。

表1　構(gòu)建數(shù)據(jù)集設(shè)計規(guī)模 單位：個

圖2　數(shù)據(jù)樣本收集流程圖

為使數(shù)據(jù)樣本足夠多，將6個設(shè)計分別在不同的時鐘周期和面積組合下進(jìn)行邏輯綜合和物理設(shè)計，各個設(shè)計的時鐘周期選擇如表2所示。通過選擇不同初始利用率實(shí)現(xiàn)設(shè)計面積調(diào)整，本文選擇的初始利用率分別為0.5、0.6、0.7。

表2　時鐘周期選擇 單位：ns

初始布線完成后，在P&R工具中對各個節(jié)點(diǎn)提取表3中的參數(shù)作為預(yù)測模型特征；然后，采用寄生參數(shù)提取工具提取每條net的寄生電容、寄生電阻作為標(biāo)簽；最終，獲得2 026 493個數(shù)據(jù)樣本。

表3　輸入特性符號及描述

3　寄生電容、寄生電阻預(yù)測模型訓(xùn)練及測試

將數(shù)據(jù)集隨機(jī)劃分為訓(xùn)練集和測試集，分別占整個數(shù)據(jù)集的70%和30%。利用訓(xùn)練集數(shù)據(jù)，基于Lasso線性回歸、BP神經(jīng)網(wǎng)絡(luò)和隨機(jī)森林算法分別訓(xùn)練寄生電容預(yù)測模型、寄生電阻預(yù)測模型。其中，基于BP神經(jīng)網(wǎng)絡(luò)的寄生電容預(yù)測模型、寄生電阻預(yù)測模型的隱含層數(shù)量為1層，神經(jīng)元個數(shù)為12個；基于隨機(jī)森林算法的寄生電容預(yù)測模型、寄生電阻預(yù)測模型決策樹數(shù)量分別為100棵、300棵。

測試集中，寄生電容預(yù)測模型、寄生電阻預(yù)測模型的絕對平均誤差（mean absolute error, MAE）對比如表4所示。其中，P&R表示P&R工具和signoff工具間的寄生電容或寄生電阻的。

表4　不同算法預(yù)測模型測試結(jié)果對比

由表4可知，無論是寄生電容預(yù)測還是寄生電阻預(yù)測，隨機(jī)森林算法的效果最好，寄生電容、寄生電阻的分別減少了約82.2%和92.1%。

4　時序校準(zhǔn)驗(yàn)證結(jié)果

表5　寄生電容、寄生電阻預(yù)測結(jié)果

表6　時序結(jié)果對比

由表5可知，寄生電容預(yù)測模型、寄生電阻預(yù)測模型將寄生電容的減少了66.5%～77.7%、寄生電阻的減少了89.3%～94.2%。

由表6可知，經(jīng)過時序預(yù)校準(zhǔn)后，路徑松弛的減少了66.3%～75.8%，在signoff階段存在的時序違例也有明顯減少。

5　結(jié)論

本文利用P&R工具可調(diào)寄生電容、寄生電阻提取縮放因子的特性，設(shè)計一種基于機(jī)器學(xué)習(xí)的快速時序校準(zhǔn)方法。該方法可以在布線過程中完成時序校準(zhǔn)，減少signoff階段的時序違例數(shù)量，有效提高時序收斂效率，縮短芯片開發(fā)周期、減少設(shè)計成本。

[1] ALLAN A, EDENFELD D, JOYNER W H, et al. 2001 technology roadmap for semiconductors[J]. Computer, 2002, 35(1):42-53.

[2] KAHNG A B, SMITH G. A new design cost model for the 2001 ITRS[C]//Proceedings International Symposium on Quality Electronic Design. IEEE, Los Alamitos: IEEE Computer Society Press, 2002:190-193.

[3] HAN S S, KAHNG A B, NATH S, et al. A deep learning methodology to proliferate golden signoff timing[C]. 2014 Design, Automation & Test in Europe Conference & Exhibition (DATE). IEEE, 2014:1-6.

[4] 陳詩軍,杜娟,林登萍,等.基于仿生學(xué)的人工智能方法論模型及架構(gòu)評價體系[J].自動化與信息工程,2022,43(1):7-14.

[5] KAHNG A B. New directions for learning-based IC design tools and methodologies[C]. Proceedings of the 2018 23rd Asia and South Pacific Design Automation Conference. New York: ACM Press, 2018:405-410.

[6]KAHNG A B, LUO M, NATH S. SI for free: machine learning of interconnect coupling delay and transition effects[C]//2015 ACM/IEEE International Workshop on System Level Inter-connect Prediction (SLIP). IEEE, 2015:1-8.

[7] KAHNG A B, MALLAPPA U, SAUL L. Using machine learning to predict path-based slack from graph-based timing analysis[C]//2018 IEEE 36th International Conference on Com-puter Design (ICCD). IEEE Computer Society, 2018:603-612.

[8] 張書政,趙振宇,馮超超.機(jī)器學(xué)習(xí)驅(qū)動的多CornerSTA加速方法[J].計算機(jī)與數(shù)字工程,2019,47(11):2714-2717.

[9] BARBOZA E C, SHUKLA N, CHEN Y, et al. Machine learning-based pre-routing timing prediction with reduced pessimism[C]//2019 56th ACM/IEEE Design Automation Conference (DAC). IEEE, 2019:1-6.

[10] CORNO F, REORDA M S, SQUILLERO G. RT-level ITC'99 benchmarks and first ATPG results[J]. IEEE Design & Test of Computers, 2000,17(3):44-53.

Fast Time Calibration Method Based on Machine Learning

HE Baisheng1ZHAN Ruidian2

(1.School of Integrated Circuits, Guangdong University of Technology, Guangzhou 510006, China 2.ChipEyes Microelectronics Co., Ltd. Foshan 528225, China）

A fast timing calibration method based on machine learning is proposed to solve the problems of multiple iterations and difficult timing convergence caused by the difference of timing analysis between the layout and routing tool and the timing signature tool. First, based on the 55 nm process, data samples were collected by open source design; Then, Lasso linear regression, BP neural network and random forest algorithm are respectively used to complete the training, testing and comparison of parasitic parameter prediction models; Finally, the timing calibration effect of this method is verified by experiments. The experimental results show that this method can reduce the time sequence analysis difference between the layout and routing tool and the time sequence signature tool.

chip physical design; static time sequence analysis; machine learning; parasitic parameter prediction; timing calibration

TG156

A

1674-2605(2022)04-0007-05

10.3969/j.issn.1674-2605.2022.04.007

廣東省科技攻關(guān)計劃項(xiàng)目（2019B010140002）

何柏聲,詹瑞典.基于機(jī)器學(xué)習(xí)的快速時序校準(zhǔn)方法[J].自動化與信息工程,2022,43(4):32-35,47.

HE Baisheng, ZHAN Ruidian. Fast time calibration method based on machine learning[J]. Automation & Information Engineering, 2022,43(4):32-35,47.

何柏聲（通信作者），男，1996年生，碩士，主要研究方向：芯片物理設(shè)計。E-mail: 675227394@qq.com

詹瑞典，男，1991年生，碩士，工程師，主要研究方向：信息安全芯片設(shè)計。