折疊式接收機(jī)中的采樣時(shí)鐘切換技術(shù)

沈胤龑

(南京科瑞達(dá)電子裝備有限責(zé)任公司，南京211100)

0 引 言

電子對(duì)抗偵察接收機(jī)通常要在很寬的工作頻段上才能實(shí)現(xiàn)對(duì)感興趣雷達(dá)信號(hào)的接收，如典型機(jī)載告警器的工作頻度為2～18 GHz[1]，電子支援和電子情報(bào)設(shè)備的工作頻段可達(dá)到0.3～40 GHz[2]。折疊式寬帶信道化接收機(jī)[2-3]是寬頻帶信號(hào)同時(shí)接收和測(cè)頻的一種有效折中方案，具有設(shè)備復(fù)雜度低、截獲概率高、靈敏度高、同時(shí)到達(dá)信號(hào)處理能力強(qiáng)等特點(diǎn)。但折疊式接收機(jī)在信號(hào)頻率接近半采樣率整數(shù)倍時(shí)存在測(cè)頻能力下降的問(wèn)題，即出現(xiàn)頻率“死區(qū)”。此外，折疊式接收機(jī)對(duì)不同奈奎斯特區(qū)(Nyquist Zone， NZ)的頻率分辨也是一個(gè)難題。目前研究較多的方法有多速率采樣、周期非均勻采樣和調(diào)制本振采樣等方法[4-7]。采樣時(shí)鐘切換是一種多速率采樣框架實(shí)現(xiàn)方式，可以最大程度地復(fù)用主流寬帶信道化接收機(jī)的結(jié)構(gòu)，并解決折疊式寬帶信道化接收機(jī)頻率“死區(qū)”和來(lái)自多個(gè)NZ的信號(hào)在中頻上的重疊。本文主要介紹了采樣時(shí)鐘切換方式下解算奈奎斯特區(qū)的原理，設(shè)計(jì)并驗(yàn)證了采樣時(shí)鐘切換的快速性和平穩(wěn)性。

1 設(shè)計(jì)原理

當(dāng)前的折疊式接收機(jī)可對(duì)Ku波段及以下頻段(0.3～18 GHz)的信號(hào)進(jìn)行射頻直采，無(wú)須外加混頻器。因此，在折疊式信道化接收機(jī)中，信號(hào)頻率可以表示為

fsig=k×Fs+FIF

(1)

式中，fsig為信號(hào)載頻；k為奈奎斯特區(qū)；Fs為采樣率；FIF為中頻頻率。

信道化接收機(jī)采用FFT測(cè)頻，中頻FIF可直接測(cè)量得到，因此求解NZ是信道化接收機(jī)測(cè)頻的核心。如果兩個(gè)信號(hào)折疊后的中頻相同，信道化接收機(jī)無(wú)法分辨這兩個(gè)信號(hào)。此外，由于零中頻附近存在較大直流分量，折疊到零中頻的信號(hào)會(huì)被直流噪聲淹沒(méi)。此時(shí)采用第二采樣時(shí)鐘，則信號(hào)載頻表示如下：

fsig=k×F′s+(FIF+kΔFs)

(2)

式中，F(xiàn)′s=Fs-ΔFs；F′s為設(shè)備第二采樣率，且F′s

如果兩個(gè)采樣率足夠接近，且折疊次數(shù)較少，則信號(hào)在這兩個(gè)采樣率下的折疊次數(shù)相同或者僅相差1。通常將中頻差值控制在一半采樣率以下，以方便求解折疊次數(shù)。記信號(hào)的最大載頻為fmax，則有

(3)

此外，中頻差值還受限于接收機(jī)的頻率分辨力，通常信道化接收機(jī)的頻率分辨力為兩個(gè)信道化帶寬，即

(4)

式中，NFFT為信道化接收機(jī)的FFT點(diǎn)數(shù)。

計(jì)F′IF為第二采樣率下的中頻測(cè)量值，則折疊次數(shù)可用下式計(jì)算：

(5)

將k代入式(1)，即可解算出信號(hào)載頻。

2 工程實(shí)現(xiàn)

折疊式電子偵察接收機(jī)通常采用多通道高速數(shù)據(jù)同步采集卡，該類板卡主要包括3部分：高速ADC及其前端、時(shí)鐘與同步網(wǎng)絡(luò)、同步數(shù)據(jù)采集FPGA，如圖1所示。采樣時(shí)鐘切換技術(shù)的實(shí)現(xiàn)與這3個(gè)部分息息相關(guān)，切換過(guò)程必須保證平穩(wěn)性、快速性和同步性。

圖1 典型數(shù)字化多通道同步采集系統(tǒng)

(1) 平穩(wěn)性：在切換中和切換后不產(chǎn)生無(wú)效數(shù)據(jù)；

(2) 快速性：切換的時(shí)間足夠快，降低數(shù)據(jù)丟失率；

(3) 同步性：切換后各采樣通道數(shù)據(jù)接收依然是同步的。

2.1 切換控制流程

合理設(shè)計(jì)切換流程是保證過(guò)程平穩(wěn)、不產(chǎn)生無(wú)效數(shù)據(jù)的關(guān)鍵點(diǎn)。由于在切換過(guò)程中，采樣時(shí)鐘是不穩(wěn)定的，須屏蔽相應(yīng)時(shí)間段的數(shù)據(jù)。采樣時(shí)鐘切換流程如圖2所示，主要步驟如下：

(1) 外部輸入切換指令后，F(xiàn)PGA暫停數(shù)據(jù)接收；

(2) 控制時(shí)鐘源，切換時(shí)鐘網(wǎng)絡(luò)的基準(zhǔn)時(shí)鐘輸入；

(3) 產(chǎn)生同步信號(hào)，對(duì)多個(gè)ADC進(jìn)行同步；

(4) 等待同步完成，恢復(fù)數(shù)據(jù)接收。

圖2 采樣時(shí)鐘切換流程圖

在上述流程中，時(shí)鐘源切換穩(wěn)定時(shí)間和ADC同步穩(wěn)定時(shí)間是制約切換速率的主要因素。時(shí)鐘源切換主要有2種實(shí)現(xiàn)方式：一是重新配置鎖相環(huán)，得到新的時(shí)鐘頻率；二是產(chǎn)生2個(gè)時(shí)鐘頻率，通過(guò)二選一開(kāi)關(guān)器件切換。通常第1種方式的時(shí)鐘穩(wěn)定時(shí)間為10～100 μs，第2種方式的穩(wěn)定時(shí)間僅在0.1 μs量級(jí)，但兩個(gè)時(shí)鐘之間可能存在串?dāng)_。顯然，采用高隔離度的高速切換開(kāi)關(guān)快速切換兩個(gè)時(shí)鐘頻率更適合本應(yīng)用。

ADC的同步時(shí)間由器件本身決定，例如e2v公司5 Gbps采樣率高速ADC器件EV10AQ190A的同步時(shí)序如圖3所示，同步等待時(shí)間可控制在20 ns以內(nèi)。

圖3 ADC同步時(shí)序圖[4]

圖4給出了整個(gè)采樣時(shí)鐘切換過(guò)程的時(shí)序設(shè)計(jì)，整個(gè)切換時(shí)間不大于200 ns，主要信號(hào)如表1所示。

圖4 采樣時(shí)鐘切換主要信號(hào)時(shí)序圖

表1 主要信號(hào)說(shuō)明

2.2 FPGA多通道同步采集

FPGA內(nèi)的同步數(shù)據(jù)采集主要是指多個(gè)數(shù)據(jù)通道在同一時(shí)鐘周期的數(shù)據(jù)來(lái)自同一個(gè)采樣時(shí)刻，保證多路數(shù)據(jù)字對(duì)齊。在傳統(tǒng)的非時(shí)鐘切換設(shè)計(jì)中，可以通過(guò)數(shù)據(jù)校準(zhǔn)的方式實(shí)現(xiàn)字對(duì)齊，即設(shè)置ADC發(fā)送特定的模板數(shù)據(jù)(Pattern)，F(xiàn)PGA在接收后，通過(guò)判斷各路數(shù)據(jù)的數(shù)值確定數(shù)據(jù)歪斜量，然后通過(guò)寄存器延時(shí)保證字對(duì)齊，如圖5所示。

圖5 多通道數(shù)據(jù)字對(duì)齊

然而，數(shù)據(jù)校準(zhǔn)需要的時(shí)間在ms量級(jí)，無(wú)法滿足采樣時(shí)鐘切換的快速性要求，因此須設(shè)計(jì)同步方式來(lái)確保切換后數(shù)據(jù)盡快同步。該部分設(shè)計(jì)主要包括采樣時(shí)鐘同步和數(shù)據(jù)接收同步。

(1) 采樣時(shí)鐘同步復(fù)位

本設(shè)計(jì)中ADC的采樣時(shí)鐘高達(dá)2.5 GHz，對(duì)應(yīng)的單通道數(shù)據(jù)率達(dá)到1.25 Gsps。在采集高速數(shù)據(jù)時(shí)，F(xiàn)PGA主要采用源同步時(shí)序，將來(lái)自ADC輸出的源同步時(shí)鐘經(jīng)過(guò)BUFIO和BUFR后直接作為ISERDES的串行時(shí)鐘與并行時(shí)鐘。BUFR的作用是將ADC的數(shù)據(jù)時(shí)鐘進(jìn)行分頻，多路數(shù)據(jù)采用多個(gè)BUFR，必須保證這些BUFR的分頻操作是同步的。

Xilinx公司Virtex-7系列 FPGA用戶手冊(cè)[5]要求，當(dāng)BUFR的輸入時(shí)鐘改變或者停止后，需要在時(shí)鐘恢復(fù)后對(duì)BUFR進(jìn)行1次復(fù)位。BUFR同步復(fù)位拓?fù)浣Y(jié)構(gòu)如圖6所示。在實(shí)際設(shè)計(jì)中，F(xiàn)PGA內(nèi)的BUFR復(fù)位信號(hào)(clk_reset)通過(guò)一個(gè)異步的低速時(shí)鐘(例如50 MHz)產(chǎn)生，如果在多個(gè)串行時(shí)鐘(adc_clk)域下進(jìn)行分別同步化，無(wú)法保證每個(gè)時(shí)鐘域下的復(fù)位信號(hào)是同時(shí)的。為了保證多個(gè)BUFR的分頻同步，這個(gè)復(fù)位必須首先在一個(gè)串行時(shí)鐘域做同步化，再通過(guò)布線延時(shí)控制分布到多個(gè)串行時(shí)鐘域。但在該應(yīng)用中，高達(dá)625 MHz的同步寄存器在FPGA內(nèi)部難以實(shí)現(xiàn)，只能采用外部的高速觸發(fā)器芯片。

圖6 BUFR同步復(fù)位的拓?fù)浣Y(jié)構(gòu)

上述設(shè)計(jì)思想難以在實(shí)際應(yīng)用中實(shí)現(xiàn)。經(jīng)過(guò)分析，BUFR的復(fù)位操作主要功能是對(duì)其內(nèi)部的分頻計(jì)數(shù)器進(jìn)行重置操作，以確保分頻計(jì)數(shù)的準(zhǔn)確性。由于BUFR自身就是時(shí)鐘器件，這個(gè)重置操作大概率是異步執(zhí)行，因此可在無(wú)時(shí)鐘的情況下也達(dá)到同樣的效果。基于此，本設(shè)計(jì)采用在ADC數(shù)據(jù)時(shí)鐘輸出停止時(shí)進(jìn)行BUFR復(fù)位和釋放，這樣在時(shí)鐘恢復(fù)之后的第1個(gè)時(shí)鐘沿，所有BUFR就能正常開(kāi)始工作，確保時(shí)鐘分頻的同步性，相關(guān)時(shí)序如圖4所示。

(2) 數(shù)據(jù)接收同步復(fù)位

數(shù)據(jù)的接收通過(guò)ISERDES進(jìn)行串并轉(zhuǎn)換到較低數(shù)據(jù)率后進(jìn)行，通過(guò)ISERDES的同步復(fù)位(io_reset)可以確保多路數(shù)據(jù)串并轉(zhuǎn)換的同步。io_reset信號(hào)同樣是在異步的低速時(shí)鐘域下產(chǎn)生，然后經(jīng)過(guò)其中1個(gè)BUFR分頻輸出的并行時(shí)鐘同步(adc_clk_div)到BUFR輸出的并行時(shí)鐘域(156.25 MHz)，再通過(guò)約束布線延時(shí)同步到多個(gè)并行時(shí)鐘域下，如圖7所示。需要注意的是，布線中必須確保：BUFR到第1個(gè)同步器的延時(shí)與兩級(jí)同步器之間的任意1條路徑的布線延時(shí)之和，應(yīng)小于1個(gè)并行時(shí)鐘周期，確保所有的ISERDES同步復(fù)位能夠在同一個(gè)并行時(shí)鐘周期內(nèi)釋放。

2.3 切換策略

采樣時(shí)鐘的切換策略主要考慮數(shù)據(jù)丟失率和同一信號(hào)的覆蓋率。數(shù)據(jù)丟失主要由切換過(guò)程中的遮蔽時(shí)間造成，在上述設(shè)計(jì)中，切換遮蔽時(shí)間已經(jīng)按照最小化設(shè)計(jì)，其時(shí)長(zhǎng)不超過(guò)0.2 μs。按照不大于0.1%的數(shù)據(jù)丟失率設(shè)計(jì)，采樣時(shí)鐘切換的時(shí)間間隔不小于200 μs。此外，如果切換時(shí)間過(guò)小，寬脈寬信號(hào)將始終被截?cái)?，影響后續(xù)數(shù)據(jù)處理。通常電子偵察接收機(jī)感興趣的雷達(dá)信號(hào)脈寬最大不超過(guò)1 000 μs。雷達(dá)在同一個(gè)波位的1次照射時(shí)間通常在5～100 ms之間，采樣時(shí)鐘切換須保證在一次照射內(nèi)兩種采樣時(shí)鐘下均能收到信號(hào)，因此間隔時(shí)間通常不大于2 000 μs。綜合考慮，采樣率切換時(shí)間控制在1 500 μs是比較合適的。

圖7 ISERDES同步復(fù)位拓?fù)浣Y(jié)構(gòu)

另一方面，固定的切換時(shí)間會(huì)對(duì)相同重復(fù)間隔的數(shù)據(jù)存在遮蔽效果，因此設(shè)計(jì)參差的采樣切換時(shí)間是有必要的。本設(shè)計(jì)實(shí)際采用1個(gè)4參差切換時(shí)間策略：1 370 μs、1 510 μs、1 670 μs、1 490 μs，可將切換的骨架時(shí)間控制在6 ms左右，避開(kāi)絕大部分的雷達(dá)重復(fù)間隔。參差切換策略改善數(shù)據(jù)遮蔽具體如圖8所示。

3 設(shè)計(jì)驗(yàn)證

3.1 數(shù)據(jù)平穩(wěn)性驗(yàn)證

采用信號(hào)源灌入一定幅度的正弦波信號(hào)，在FPGA中利用內(nèi)部的邏輯分析儀檢測(cè)接收數(shù)據(jù)是否存在奇異點(diǎn)。正弦波的幅度選擇為ADC滿幅的一半，奇異點(diǎn)的判斷以幅度超過(guò)正常信號(hào)幅度1.5倍來(lái)觸發(fā)。經(jīng)過(guò)約42 h的測(cè)試，總計(jì)約100萬(wàn)次采樣時(shí)鐘切換，所有通道均未發(fā)現(xiàn)數(shù)據(jù)錯(cuò)誤現(xiàn)象，表明上述設(shè)計(jì)中數(shù)據(jù)接收平穩(wěn)。

圖9給出了從較大采樣時(shí)鐘切換到較小采樣時(shí)鐘的單次測(cè)試結(jié)果，在第1個(gè)采樣率下得到的信號(hào)中頻偏低，在第2個(gè)采樣率下得到的信號(hào)中頻偏高，中間空閑部分代表切換遮蔽時(shí)間內(nèi)無(wú)數(shù)據(jù)輸入。

圖9 數(shù)據(jù)接收平穩(wěn)性測(cè)試結(jié)果

3.2 多通道同步性驗(yàn)證

采用ADC發(fā)送遞增測(cè)試數(shù)據(jù)，F(xiàn)PGA在串并轉(zhuǎn)換之后，從各路數(shù)據(jù)的接收FIFO中讀出數(shù)據(jù)，檢測(cè)其是否一致來(lái)驗(yàn)證多通道同步性。同樣經(jīng)過(guò)42 h約100萬(wàn)次的時(shí)鐘切換發(fā)現(xiàn)，未觸發(fā)到數(shù)據(jù)不一致的情況。試驗(yàn)證明：本文設(shè)計(jì)在時(shí)鐘切換后滿足多通道數(shù)據(jù)的同步性。

4 結(jié)束語(yǔ)

本文針對(duì)折疊式接收機(jī)中信號(hào)頻率位于采樣率整數(shù)倍和多個(gè)信號(hào)頻率折疊后中頻上重疊的問(wèn)題，設(shè)計(jì)了采樣時(shí)鐘切換技術(shù)；通過(guò)分析折疊式接收機(jī)測(cè)頻原理，計(jì)算利用雙采樣率進(jìn)行頻率解模糊的設(shè)計(jì)約束條件；針對(duì)相關(guān)理念進(jìn)行了實(shí)際工程設(shè)計(jì)，并在硬件電路上驗(yàn)證了其正確性。驗(yàn)證結(jié)果表明，本文設(shè)計(jì)的采樣時(shí)鐘切換技術(shù)具備平穩(wěn)性、同步性和快速性，能夠適應(yīng)復(fù)雜環(huán)境下的電子偵察應(yīng)用，具有較強(qiáng)的實(shí)用性。