基于整數(shù)權(quán)重的非二進制SAR ADC及其校準算法的設計

劉宇航，曹曉東，張雪蓮，張其鑫

（1.中國科學院半導體研究所，北京100083；2.中國科學院大學，北京100049）

基因測序?qū)Ｓ眯酒腔驕y序儀的核心部件之一，模數(shù)轉(zhuǎn)換器作為基因測序?qū)Ｓ眯酒年P(guān)鍵電路模塊，其轉(zhuǎn)換精度直接影響了基因測序儀的性能.

半導體制造過程中的電容失配會引起SAR ADC 轉(zhuǎn)換精度降低，需要采用校準算法計算并存儲電容失配值，通過融合ADC 轉(zhuǎn)換結(jié)果與電容失配值，獲得滿足精度要求的ADC 輸出信號.文獻［1］提出了一種結(jié)合擾動信號注入的校準方式，其中DAC電容陣列中每一位電容均采用sub-radix-2（亞二進制）的分數(shù)電容，由于各個分數(shù)電容之間相互獨立，因此難以形成匹配.文獻［2］采用溫度計編碼方式實現(xiàn)了一款10 bit SAR ADC 結(jié)構(gòu)，其編碼方式需要較多控制電路，會增加電路的復雜性［3］.文獻［4］通過采用偽隨機序列獲取電容陣列中的誤差信息，由于需要多個偽隨機序列才能獲得所有電容的誤差信息，因此會大大增加電路成本.文獻［5-6］提出了一種用于SAR ADC 的拆分型（Split）校準方法，該模數(shù)轉(zhuǎn)換器在校準時需要生成多個不同的決策路徑，并且比較器和一些控制電路將會倍增.文獻［7］提出一種基于擾動的SAR ADC 數(shù)字校準算法，其采用上極板采樣的方式會引起電荷注入的問題從而影響采樣精度，并且其采用單調(diào)開關(guān)時序，不是最節(jié)省功耗的方式［8］.

針對以上問題，本文作者提出了一種基于整數(shù)權(quán)重的非二進制SAR ADC 及其校準算法.在校準模式下，基于自適應LMS 算法進行迭代優(yōu)化以獲得最佳的電容權(quán)重，校準結(jié)束后，將所有權(quán)重的最終值進行保存，并在正常轉(zhuǎn)換模式時結(jié)合ADC 的量化結(jié)果得到最終的14 位二進制輸出碼.ADC 電容陣列采用基于整數(shù)權(quán)重的非二進制編碼的分段電容陣列，以解決sub-radix-2 編碼中分數(shù)電容匹配性的問題.為了避免上極板采樣帶來的電荷注入問題，本文通過下極板進行采樣，并且電容陣列下極板電壓的切換方式采用開關(guān)時序來降低功耗損失.

1 LMS 算法原理

ADC 的工作模式包括校準模式和正常轉(zhuǎn)換模式，圖1 所示為校準模式下數(shù)字校準算法的流程圖，校準模式主要包含以下四步.

1）首先對輸入的模擬信號進行采樣，并對采樣到的模擬信號值V1加入正負擾動信號±Δa，采樣信號加入擾動后的模擬信號值記作V1±Δa.

2）模擬信號值V1±Δa經(jīng)過ADC 量化后得到十進制輸出分別記作D+和D-

圖1 校準算法流程圖Fig.1 Flow chart of calibration algorithm

式中：bi+、bi-（i=0，1…，n）是量化后的二進制編碼；Wi為電容權(quán)重.將正負注入的模擬電壓值±Δa對應數(shù)字域量化值表示為±Δd.

3）將帶有正負擾動注入的輸入信號進行量化后的結(jié)果D+和D-輸送到誤差計算模塊.理想情況下，D+和D-在數(shù)字域上的差異應該是2Δd，但是由于電容失配和寄生效應等非理想因素的存在，使得D+和D-存在偏差，用Eerror來表示

4）為消除上述偏差，采用基于LMS 迭代算法優(yōu)化每一位的權(quán)重.將Eerror分別輸入到權(quán)重更新模塊和擾動迭代模塊，得到更新后的權(quán)重值W′i和擾動值Δd′

式中：uw和ud為迭代的步長，其值根據(jù)收斂速度、精度折中選取.

將更新后的權(quán)重和Δd′返回到第三步的誤差計算模塊，得到更新后的Eerror值.循環(huán)執(zhí)行圖1 所示的步驟，直到達到最大迭代次數(shù)，校準結(jié)束，得到并保存權(quán)重的最佳值，ADC 進入正常轉(zhuǎn)換模式，將轉(zhuǎn)換值與保存起來的各比特權(quán)重的乘積作為ADC 的最終輸出.本文所采用的校準算法的擾動注入僅由兩個注入電容和簡單數(shù)字邏輯構(gòu)成，其復雜度明顯低于分離式模數(shù)轉(zhuǎn)換器校準方式［5-6］，也比基于基準ADC 的校準方式簡單［9］.

2 電路結(jié)構(gòu)及工作原理

2.1 非二進制權(quán)重SAR ADC 電容陣列設計

傳統(tǒng)Sub-radix-2 的非二進制編碼雖然可以使輸入輸出特性曲線出現(xiàn)非單調(diào)特性，引入冗余量，提供消除轉(zhuǎn)換過程中動態(tài)誤差的方法，但其電容陣列采用分數(shù)電容，會帶來電容匹配性的問題.為解決以上問題，本文設計的DAC 電容陣列采用整數(shù)編碼方式，既可以達到與Sub-radix-2編碼同樣的效果，又可以解決由Subradix-2 編碼引起的電容匹配性問題.圖2 所示為14 位逐次逼近型模數(shù)轉(zhuǎn)換器結(jié)構(gòu)圖，該結(jié)構(gòu)采用全差分輸入方式，其中，Vin和Vip為模擬輸入信號，Vcm為共模電平，Vref為基準電壓，高段電容陣列由權(quán)重電容Ch1～Ch8以及擾動信號注入電容Ctp和Ctn構(gòu)成，高段電容陣列為采樣電容，采樣階段時下極板接輸入信號.低段電容陣列由權(quán)重電容Cl1～Cl13以及接固定電位的電容Cl0構(gòu)成，Cb為橋接電容.下面將對低段權(quán)重電容和高段權(quán)重電容下極板電壓的切換對上極板電壓產(chǎn)生的影響分別進行分析.

圖2 14 位逐次逼近型模數(shù)轉(zhuǎn)換器結(jié)構(gòu)圖Fig.2 Structure diagram of 14-bit SAR ADC

當?shù)投螜?quán)重電容下極板電壓切換時，如圖3 所示，其中CLSB為低段電容陣列總體電容值，CMSB為高段電容陣列總體電容值，Cli為進行下極板電壓切換的低段權(quán)重電容（i=1，2，…，13）.當Cli下極板電壓進行切換時，在Cli下極板引起的電壓變化值是?Vref，此時其他電容下極板不進行切換，引起的下極板電壓變化值是0，認為其等效接地.因此，可以得出由Cli下極板切換產(chǎn)生的電壓變化值?Vref和由它引起的上極板電壓變化量Vx之間的關(guān)系為

圖3 低段權(quán)重電容下極板電壓的切換簡圖Fig.3 Switching diagram of the lower plate voltage in lowsegment weight capacitor

當高段權(quán)重電容下極板電壓切換時，如圖4 所示，其中Chi為進行下極板電壓切換的高段權(quán)重電容（i=1，2，…，8）.當Chi下極板電壓進行切換時，在Chi下極板引起的電壓變化值是?Vref，此時，其他電容下極板不進行切換，引起的下極板電壓變化值是0，認為其等效接地.因此，可以得出由Chi下極板切換產(chǎn)生的電壓變化值?Vref和由它引起的上極板電壓變化量Vx之間的關(guān)系為

圖4 高段權(quán)重電容下極板電壓的切換簡圖Fig.4 Switching diagram of the lower plate voltage in highlevel weight capacitor

由于擾動信號的注入電容Ctp和Ctn位于高段電容陣列中，所以擾動信號大小可以根據(jù)式（7）進行計算.將式（7）中的電容值Chi替換成擾動信號的注入電容Ctp/Ctn即可得到擾動信號值.

若按照二進制電容陣列的編碼方式，低段電容陣列有6 個權(quán)重電容，容值分別是2 C，4 C，8 C，16 C，32 C，64 C，高段電容陣列應有7 個權(quán)重電容，容值分別是2 C，4 C，8 C，16 C，32 C，64 C，128 C，但為設計滿足校準算法的基于整數(shù)權(quán)重的非二進制編碼結(jié)構(gòu)，本設計所采用電容陣列的編碼是基于電容權(quán)重的縮放重組方式，將低段電容陣列最高位電容64 C 進行拆分，拆分成42 C，8 C，4 C，2 C，2 C，2 C，2 C，2 C，將高段電容陣列最高位電容128 C 進行拆分，拆分成127 C 和C，將拆分后的電容按照表1 中的排列方式放入圖2 所示的電容陣列中，由于該縮放重組的方法沒有改變總的電容值，因此SAR ADC 可量化的輸入信號范圍不受拆分電容的影響.表1 中所示各個權(quán)重電容的權(quán)重值比例可按照式（6）和式（7）中分子的比值進行計算即可，橋接電容Cb=4 C.從表1 中可以看出，高位電容的權(quán)重值均小于其低位電容權(quán)重值之和，滿足亞二進制的關(guān)系，電容陣列具有很好的冗余特性，因此若高位出現(xiàn)比較錯誤，可以通過低位的比較將其糾正回來.

表1 14 bit橋接結(jié)構(gòu)非二進制權(quán)重冗余CDAC陣列電容設計Tab.1 Design of 14-bit bridge-structure non-binary weight redundant CDAC array capacitor

2.2 基于LMS 的結(jié)合擾動信號注入的校準方案

圖5 為數(shù)字校準算法的時序圖，整個ADC 的工作過程分為校準模式和正常轉(zhuǎn)換模式.校準模式下，采樣時鐘clks 的頻率是正常工作模式時采樣時鐘clk的一半.校準模式分為6 個階段，包括采樣階段、正擾動信號的注入階段、帶正擾動注入的采樣信號的量化階段、擾動信號復位階段、負擾動信號注入階段、帶負擾動注入的采樣信號的量化階段.數(shù)字校準模塊通過獲得注入正負擾動后的量化結(jié)果進行誤差計算，并通過LMS 算法對誤差進行迭代，等待LMS 算法收斂，校準模式結(jié)束，進入正常轉(zhuǎn)換模式，將校準模式下得到的最佳權(quán)重保存下來，用于正常轉(zhuǎn)換模式.正常轉(zhuǎn)換模式分為3 個階段，包括采樣階段，保持階段和量化階段.正常轉(zhuǎn)換模式，將比較器輸出結(jié)果與校準后的權(quán)重加權(quán)求和，并且截取高14 位作為ADC 的最終數(shù)字輸出結(jié)果.

圖5 基于擾動的數(shù)字校準的時序圖Fig.5 Timing diagram of disturbance-based digital calibration

由于SAR ADC 采用上極板采樣會帶來電荷注入的問題，電荷注入直接影響采樣精度，從而影響ADC的轉(zhuǎn)換精度.為解決以上問題，本設計采用下極板采樣，下極板采樣可以通過時序控制來解決電荷注入的問題，并且電容陣列下極板電壓切換采用Vcm_based開關(guān)時序來降低功耗損失.校準模式和正常轉(zhuǎn)換模式下電路的工作時序和電容極板切換方式如下.

1）校準模式.

采樣階段，即t1～t2時間段內(nèi)，只需對每個采樣信號值采樣一次.電容上極板接共模電平Vcm，低段電容陣列的電容下極板接Vcm，高段陣列電容下極板接采樣信號Vi.

正擾動信號的注入階段，即t2～t3時間段內(nèi)，電容陣列上極板首先與Vcm斷開，P側(cè)電容陣列中擾動注入電容Ctp下極板接參考電壓Vref，N側(cè)電容陣列中擾動注入電容Ctn下極板GND，其余所有電容下極板接Vcm.

帶正擾動注入的采樣信號的量化階段，即t3～t4時間段內(nèi)，第一次比較時不需要進行電容陣列的切換，直接進行第一次比較，根據(jù)比較結(jié)果決定P側(cè)和N側(cè)電容下極板的接法.若比較器P側(cè)輸出結(jié)果Voutp=1，則P側(cè)電容由Vcm切換到GND，N側(cè)電容由Vcm切 換 到Vref；若Voutp=0，則P側(cè) 電 容 由Vcm切換到Vref，N側(cè)電容由Vcm切換到GND.如此反復執(zhí)行直到所有比特位量化結(jié)束.

擾動信號的復位階段，即t4～t5時間段內(nèi)，將Ctp和Ctn下極板接Vcm，使采樣信號的值恢復到正擾動信號注入之前即Vi.

負擾動信號的注入階段，即t5～t6時間段內(nèi)，將Ctp下極板接GND，Ctn下極板Vref，其余所有電容下極板接Vcm.

帶負擾動注入采樣信號的量化階段，即t6～t7時間段內(nèi)，電容下極板切換方式同正擾動信號注入時量化階段的切換方式.

如上所述為校準模式下一個完整的量化周期，不斷對輸入信號進行采用并量化，將正負注入的量化結(jié)果輸入到數(shù)字校準模塊中，按照圖1 所示的流程執(zhí)行，直到達到最大迭代次數(shù)，校準模式結(jié)束，進入正常轉(zhuǎn)換模式.

2）正常轉(zhuǎn)換模式.

在采樣階段，即t8～t9時間段內(nèi)，電容上極板接Vcm，低段電容陣列（Cpl0～Cpl13）下極板接Vcm，高段陣列電容下極板接Vi，整個電容陣列存儲的電荷量為

在保持階段，即t9～t10時間段內(nèi)，上極板首先與Vcm斷開，然后所有電容下極板均接Vcm.保持階段，整個電容陣列存儲的電荷量為

根據(jù)電荷守恒，由式（8）和式（9）可以得到

在量化階段，即t10～t11時間段內(nèi)，電容下極板的切換方式同校準模式下量化階段的切換方式.結(jié)合量化階段的切換方式，以及比較器輸出結(jié)果Di，可以得到Vx在整個轉(zhuǎn)換過程中的通用表達式為

將比較器輸出結(jié)果Di與校準后的權(quán)重加權(quán)求和得到校準后的14 bit 數(shù)字輸出碼.

3 非理想因素分析

除電容失配外，時鐘抖動、KT 噪聲、比較器噪聲、寄生電容等均會對SAR ADC 的系統(tǒng)性能產(chǎn)生影響，本節(jié)通過考慮主要模塊的非理性特性，給出帶有非理想因素的SAR ADC 的建模方式.

3.1 采樣保持電路建模

采樣保持電路用來將模擬輸入信號按照相應的采樣時鐘進行采樣或保持，作為模數(shù)轉(zhuǎn)換器的重要模塊，其性能影響整個ADC 的精度和速度.對整個采樣保持電路的建模主要包括時鐘抖動建模、KT噪聲建模兩部分［10］.

3.1.1 時鐘抖動建模

假設Δt為時鐘的抖動，輸入信號為IN(t)，那么由時鐘抖動產(chǎn)生的偏差可以表示為

其模型如圖6 所示，其中In 模塊為理想正弦輸入信號.

3.1.2 KT 噪聲建模

KT 噪聲可等效為白噪聲，如果采樣開關(guān)在導通時其等效電阻為Ron，采樣電容為Cs，那么此時導通電阻的噪聲頻譜密度可以表示為

開關(guān)熱噪聲的總噪聲功率為

圖6 采樣時鐘抖動建模Fig.6 Sample clock jitter modeling

當采樣開關(guān)在相應采樣時鐘作用下周期性進行采樣時，KT 噪聲被保存在采樣電容上.KT 噪聲的模型如圖7 所示.

圖7 KT 噪聲建模Fig.7 KT noise modeling

3.2 比較器建模

比較器中輸入噪聲對SAR ADC 精度影響很大，是逐次逼近型ADC 結(jié)構(gòu)中重要的噪聲源.由于熱噪聲在頻譜上均勻分布，所以比較器噪聲與KT 噪聲相似，都用隨機信號建模.如圖8 所示是對比較器噪聲建模，其中Vrms為輸入噪聲的均方根電壓值，其值根據(jù)實際電路中仿真獲得.

圖8 比較器噪聲建模Fig.8 Comparator noise modeling

3.3 寄生電容建模

由于寄生電容的影響，模數(shù)轉(zhuǎn)換器的性能會進一步下降［11-12］，圖9 所示為帶有寄生電容的單端電容陣列圖，寄生電容用虛線框出.其中Cpl0～Cpl13和Cph1～Cph8分別為低段電容陣列和高段電容陣列中電容下極板的寄生電容，Cpl為低段陣列中所有電容上極板的寄生電容，Cph為高段陣列中所有電容上極板的寄生電容，Cpb為橋接電容Cb的寄生電容.

圖9 帶有寄生電容的電容陣列示意圖Fig.9 Schematic diagram of capacitor array with parasitic capacitance

在ADC 工作過程中，由于電容下極板接固定電位，所以下極板的寄生電容對電荷的重分配沒有影響，線性度不發(fā)生變化［13］，如果僅考慮Cph的影響，根據(jù)式（12），式（13）和式（14），可以看出Cph對Eq2和Eq3之間不產(chǎn)生影響，所以Cph不影響高段陣列和低段陣列之間的線性特性，對有效位數(shù)產(chǎn)生的影響十分微弱，而低段陣列的寄生電容Cpl和橋接電容的寄生電容Cpb對式（14）的Eq3產(chǎn)生影響，引起輸出的增益誤差，導致一定的非線性，從而影響ADC 精度，降低ADC 的有效位數(shù).

基于以上分析，本文對SAR ADC 進行系統(tǒng)級建模并對寄生電容的影響進行仿真驗證.在充分考慮系統(tǒng)級建模與實際偏差的基礎(chǔ)上，假設Cph的值為最高有效位總電容CMSB的10%，Cpl為CLSB的10%，Cpb為Cb的10%.

4 系統(tǒng)仿真驗證與對比分析

為了驗證校準算法性能，假設所有電容均帶有2%的隨機失配誤差，同時考慮上述非理想因素的影響，對SAR ADC 結(jié)構(gòu)進行系統(tǒng)級建模，圖10、圖11 為反映校準算法收斂情況的各項性能指標的仿真結(jié)果圖.圖10 所示為式（3）中迭代誤差Eerror的收斂過程，當?shù)螖?shù)達到25 000 次時，Eerror可收斂到±1 LSB 以內(nèi).圖11 所示為有效位數(shù)與迭代次數(shù)關(guān)系圖，隨著迭代次數(shù)增加，有效位數(shù)逐漸增加并最終趨于穩(wěn)定，當?shù)螖?shù)達到35 000 次時性能較優(yōu)，有效位數(shù)ENOB 可達到13.75 bit.

圖10 誤差收斂過程Fig.10 Error convergence process

圖11 有效位數(shù)與迭代次數(shù)關(guān)系圖Fig.11 Relationship curve between ENOB and the number of iterations

圖12 為反映SAR ADC 校準算法的性能參數(shù)的仿真圖.圖12（a）中，校準前SFDR 為60.0 dB，ENOB為9.28 bit，圖12（b）中，校準后SFDR 為106.3 dB，ENOB 為13.75 bit.校準前后的結(jié)果對比表明，本文提出的校準方法應用于SAR ADC 能夠獲得很好的性能提升.

圖12 校準前后算法輸出信號FFT 結(jié)果Fig.12 Performance parameters of calibration algorithm

為了更好地說明本文提出的校準方法的可行性，進行100 次仿真驗證，得出校準前后有效位數(shù)與其概率的分布，如圖13 所示.圖13（a）中校準前有效位數(shù)集中分布在9.5～10.5 bit 之間，圖13（b）中校準后有效位數(shù)均在13.7 bit 以上.

圖13 仿真100 次有效位數(shù)概率分布圖Fig.13 Probability distribution of ENOB obtained in 100 simulations

表2為本文與其他文獻中SAR ADC 性能參數(shù)的對比結(jié)果.文獻［14］采用數(shù)字自校準的的方式進行12 bit SAR ADC 的系統(tǒng)級建模仿真，仿真結(jié)果表明，校準前SAR ADC 的有效位數(shù)是9.983 1 bit，校準后為11.258 8 bit，有效位數(shù)提高了1.275 7 bit.文獻［15］提出結(jié)合DEM 技術(shù)的基于LMS 算法的校準方法對13 bit SAR ADC 進行系統(tǒng)級建模仿真，仿真結(jié)果表明，校準前SAR ADC 的有效位數(shù)是7.95 bit，校準后為12.0 bit，有效位數(shù)提高了4.05 bit.采用本文的校準方法對14 bit SAR ADC 進行系統(tǒng)級建模仿真，仿真結(jié)果表明，校準前SAR ADC 的有效位數(shù)是9.28 bit，校準后為13.75 bit，有效位數(shù)提高了4.47 bit.與文獻［14］和［15］相比，本設計采用的校準算法在SAR ADC 的性能上有更明顯的提升.

表2 本文與其他文獻ADC 性能參數(shù)對比Tab.2 Comparisons of ADC performance parameters between this paper and other literatures

5 結(jié)論

1）由于SAR ADC 精度受電容失配、寄生效應等非理想因素的影響，采用整數(shù)權(quán)重非二進制結(jié)構(gòu)的分段電容陣列結(jié)合LMS 算法，并且基于擾動信號注入的數(shù)字校準算法來提高SAR ADC 的精度.

2）仿真結(jié)果顯示，該校準方法將SFDR 從60.0 dB提升到106.3 dB，將ENOB 從9.28 bit 提升到13.75 bit.為了更好地說明本文提出的校準方法的可行性，進行了100 次仿真，仿真結(jié)果驗證了校準算法的正確性和有效性.