基于TSV 的星載微系統(tǒng)設(shè)計(jì)與可靠性實(shí)現(xiàn)*

張慶學(xué)，趙國良，王艷玲，匡乃亮，李寶霞，楊宇軍

（西安微電子技術(shù)研究所 西安 710000）

引 言

隨著航天領(lǐng)域科學(xué)技術(shù)的發(fā)展，星載電子系統(tǒng)逐漸呈現(xiàn)出復(fù)雜化、實(shí)時(shí)化、大數(shù)據(jù)化等發(fā)展趨勢(shì)，這對(duì)星載電子系統(tǒng)的小型化、輕質(zhì)化、高可靠、高性能提出了更高的要求。傳統(tǒng)組裝方案下，星載電子系統(tǒng)產(chǎn)品的功能密度與組裝密度已基本達(dá)到極限，而新一代航天型號(hào)所需的星載電子系統(tǒng)產(chǎn)品，不僅亟需處理性能的提升，還對(duì)體積、重量和功耗的減小提出了新挑戰(zhàn)。

星載微系統(tǒng)通過集成技術(shù)將抗輻照高性能海量處理器、抗輻照微控制器、抗輻照大容量FLASH 存儲(chǔ)器，以及抗輻照38 譯碼器等計(jì)算機(jī)主要器件集成在一個(gè)封裝體內(nèi)，大幅提升系統(tǒng)的性能和集成度，實(shí)現(xiàn)星載電子系統(tǒng)的“整機(jī)系統(tǒng)單板化，單板系統(tǒng)模塊化”。在星載電子系統(tǒng)中，使用微系統(tǒng)技術(shù)可滿足新一代航天器小型化、輕質(zhì)化、高可靠、高性能的要求，是提升星載電子系統(tǒng)性能的有效途徑，也是未來星載電子系統(tǒng)的發(fā)展方向[1-4]。

1 星載微系統(tǒng)設(shè)計(jì)

1.1 微系統(tǒng)模塊硬件設(shè)計(jì)

結(jié)合國內(nèi)外的研究成果，以國內(nèi)航天型號(hào)任務(wù)小型化、高性能的發(fā)展需求為目標(biāo)，圍繞衛(wèi)星平臺(tái)控制管理技術(shù)、載荷平臺(tái)信息在軌實(shí)時(shí)處理技術(shù)以及可擴(kuò)展化接口技術(shù)，依據(jù)國產(chǎn)化、高可靠、通用化的原則，構(gòu)建了靈活可靠的星載微系統(tǒng)[5]，具體硬件設(shè)計(jì)框圖如圖1 所示。

圖1 星載微系統(tǒng)硬件設(shè)計(jì)框圖Fig.1 Block diagram of the hardware design of the spaceborne microsystem

在滿足用戶應(yīng)用需求的基礎(chǔ)上，星載微系統(tǒng)選用全國產(chǎn)化抗輻照芯片進(jìn)行集成，抗輻照海量信息處理器作為核心器件，在片上集成1個(gè)PPC470型處理器核、16 個(gè)自主指令集DSP 處理器核。其中，PPC470 型處理器核作為管理控制單元，主要用于實(shí)現(xiàn)系統(tǒng)任務(wù)重構(gòu)、任務(wù)與資源管理、數(shù)據(jù)分析計(jì)算、總線通訊接口等功能；16 個(gè)DSP 處理器陣列作為高性能信息處理單元，峰值處理性能為102.4 GMACs@400 MHz、51.2 GFLOPs@400 MHz，主要用于協(xié)作實(shí)現(xiàn)信息數(shù)據(jù)的在軌實(shí)時(shí)處理；系統(tǒng)監(jiān)控單元選用國產(chǎn)抗輻照微控制器，對(duì)內(nèi)主要用于實(shí)現(xiàn)該集成微系統(tǒng)的健康管理、狀態(tài)監(jiān)測(cè)、能耗管理等功能，對(duì)外實(shí)現(xiàn)指令收發(fā)以及提供用戶自定義功能，大大提升系統(tǒng)的靈活性；存儲(chǔ)單元選用1 片抗輻照16 Mb FLASH 和6 片抗輻照64 Mb FLASH，主要用于星上程序的存儲(chǔ)及關(guān)鍵參數(shù)的存儲(chǔ)。

為滿足星載微系統(tǒng)的實(shí)際工作需求，微系統(tǒng)還提供豐富的外設(shè)接口和調(diào)試資源，包括8 路UART 接口、4 路CAN 總線接口、24 路GPIO 接口、4 路4× RapidIO 接口、2 路DDR2/3 接口以及抗輻照微控制器的JTAG1 調(diào)試接口和抗輻照海量信息處理器的JTAG2、DSU 調(diào)試接口。

1.2 微系統(tǒng)模塊工藝設(shè)計(jì)

為解決微系統(tǒng)內(nèi)海量信息處理器在HTCC 管殼上信號(hào)的扇出問題，依托TSV 生產(chǎn)線，采用TSV 技術(shù)，通過TSV 硅基板實(shí)現(xiàn)海量信息處理器的轉(zhuǎn)接，降低HTCC 管殼加工難度和海量信息處理器倒裝焊難度，微系統(tǒng)內(nèi)其余芯片采用常規(guī)的Wirebond（引線鍵合）和三維立體堆疊技術(shù)進(jìn)行集成。

1.2.1 TSV 硅基板技術(shù)

目前，倒裝芯片（Flip-chip）技術(shù)已經(jīng)得到了廣泛的應(yīng)用，對(duì)于高密度I/O 器件來說，轉(zhuǎn)向Flip-chip技術(shù)已經(jīng)成為一種封裝解決方案的趨勢(shì)。Flip-chip 技術(shù)具有很多優(yōu)勢(shì)：具有優(yōu)良的電性能和熱性能；能夠克服 Wirebond 焊盤節(jié)距的限制；具有比Wirebond 更短的互連長度，可以減小延時(shí)，提供更好的電學(xué)性能[6,7]，基于TSV 硅基板的Flip-chip技術(shù)組裝結(jié)構(gòu)圖如圖2 所示。

圖2 采用TSV 硅基板的芯片組裝結(jié)構(gòu)圖Fig.2 Chip assembly structure diagram using TSV silicon substrate

通過TSV 硅基板實(shí)現(xiàn)海量信息處理器的“小球轉(zhuǎn)大球”，將直徑100 μm、間距220 μm 的Bump（凸點(diǎn)），轉(zhuǎn)接成直徑200 μm、間距500 μm 的Bump，通過合并優(yōu)化電地?cái)?shù)量，減少IO 信號(hào)數(shù)量，PAD 總數(shù)由4 301 個(gè)最終縮減到1 849 個(gè)，降低了海量信息處理器在HTCC 管殼中的焊接難度。TSV 硅基板實(shí)物以及疊層結(jié)構(gòu)分別如圖3 所示。

圖3 TSV 硅基板實(shí)物與疊層結(jié)構(gòu)Fig.3 TSV silicon substrate physical and laminate structure

1.2.2 底部填充技術(shù)

倒裝焊工藝的關(guān)鍵問題之一是由于熱膨脹系數(shù)不同而引起的芯片與基板之間的應(yīng)力。為了消除這一應(yīng)力，底部填充工藝被應(yīng)用于基板與芯片之間。對(duì)芯片和基板之間的空隙進(jìn)行底部填充可增加可靠性，選擇匹配性能好的底部填充材料是重要的一環(huán)。目前，調(diào)研到軍品中大量使用的底部填充材料及相關(guān)參數(shù)，如表1 所示。

表1 軍品常見底部填充材料相關(guān)參數(shù)Table 1 Related parameters of common underfill materials for military products

根據(jù)下列公式可計(jì)算在不同界面處不同材料的形變量，評(píng)估選用的膠是否合適。

結(jié)合不同材料的熱膨脹系數(shù)，形變量計(jì)算結(jié)果在表2 中列出。

由表2 可見，U8410-73C、U8410-99、UF8830S 這三款底部填充膠的性能較為相似，并且U8410-99底部填充膠已經(jīng)過他人大量研究及試驗(yàn)驗(yàn)證，故本文中的微系統(tǒng)產(chǎn)品選用的底部填充粘接劑為U8410-99。

表2 各材料在不同溫度下的形變量Table 2 The deformation of each material at different temperatures

1.2.3 三維立體堆疊技術(shù)

星載微系統(tǒng)內(nèi)使用的6 片F(xiàn)LASH 芯片為同尺寸芯片，且芯片為長邊出腿，無法采用寶塔式或十字交叉式的疊層方式進(jìn)行芯片疊層，只能采用懸臂式芯片疊層，即芯片沿z 軸方向進(jìn)行粘接堆疊，相鄰兩層芯片之間用硅墊片進(jìn)行間隔[8]。因此，采用二堆3 層的結(jié)構(gòu)進(jìn)行堆疊。由于堆疊層數(shù)較多，需將FLASH 芯片及墊片減薄至180 μm～200 μm。FLASH 堆疊方式如圖4 所示。

圖4 FLASH 芯片懸臂式疊層Fig.4 FLASH chip cantilever stack

1.2.4 微系統(tǒng)模塊工藝方案

在綜合考慮組裝工藝、散熱和可測(cè)性幾方面因素后，通過帶硅通孔的雙面TSV 硅基板將海量信息處理器的小焊球轉(zhuǎn)換成大焊球，完成測(cè)試后再進(jìn)行管殼組裝。該方案的結(jié)構(gòu)剖面圖如圖5 所示。

圖5 星載微系統(tǒng)工藝結(jié)構(gòu)示意圖Fig.5 Schematic diagram of the process structure of the spaceborne microsystem

如圖5 所示，星載微系統(tǒng)采用陶瓷氣密性封裝，外形為CCGA1444，整體尺寸為43 mm×43 mm×5.65 mm（不含植柱），腔體基板最大為39 mm×39 mm，處理器芯片及硅轉(zhuǎn)接基板采用FC 工藝直接焊接在高溫陶瓷外殼的腔體內(nèi)。6 片F(xiàn)LASH 芯片采用二堆3 層疊層工藝組裝在管殼基板上，絕緣膠粘接、25 μm 金絲鍵合；1 片微控制器芯片采用絕緣膠粘接、25 μm 金絲鍵合組裝在管殼基板上；電阻全部采用薄膜電阻網(wǎng)絡(luò)設(shè)計(jì)，絕緣膠粘接、25 μm 金絲鍵合。為減少溫度梯度，電容均采用導(dǎo)電膠粘接、絕緣膠加固。封裝采用激光熔封工藝，蓋板采用1 mm 可伐鍍鎳蓋板。該方案的工藝流程圖如圖6 所示。

圖6 星載微系統(tǒng)工藝流程圖Fig.6 Process flow chart of spaceborne microsystem

2 星載微系統(tǒng)CPS 仿真

隨著半導(dǎo)體技術(shù)的發(fā)展，芯片性能越來越強(qiáng)大，信號(hào)傳輸速率越來越高，對(duì)信號(hào)完整性及電源完整性的要求也越來越高。本文中介紹的星載微系統(tǒng)采用復(fù)雜的3D 封裝，融合了Flip-chip、Wirebond、芯片三維立體堆疊技術(shù)，包含裸芯片、阻容元件、硅基板、HTCC 管殼等，實(shí)現(xiàn)高功能密度高性能的同時(shí)，不可避免地帶來高布線密度、高速信號(hào)傳輸、低電壓大電流的要求。因此，在完成各級(jí)仿真（TSV 硅基板、微系統(tǒng)封裝）的基礎(chǔ)上，將裸芯片的電、熱特性模型化，微系統(tǒng)封裝的無源互連結(jié)構(gòu)模型化，微系統(tǒng)模塊應(yīng)用的PCB 板級(jí)結(jié)構(gòu)模型化，通過芯片、封裝、系統(tǒng)（CPS，Chip-Package-System）協(xié)同的設(shè)計(jì)方法進(jìn)行仿真[9]。

2.1 TSV 硅基板仿真

2.1.1 TSV 硅基板RapidIO 信號(hào)仿真

星載微系統(tǒng)中RapidIO 主要用于高速信號(hào)通訊，其時(shí)鐘信號(hào)頻率為125 MHz，信號(hào)傳輸速率為2.5 Gbps。為考察信號(hào)在硅基板無源通道中的特性，分別對(duì)收發(fā)信號(hào)的傳輸路徑進(jìn)行S 參數(shù)仿真[10]，情況分別如圖7 所示。

圖7 TSV 硅基板RapidIO 通道接收端S21 和S11 仿真情況Fig.7 Simulation of S21 and S11 at the receiving end of the RapidIO channel on TSV silicon substrate

根據(jù)RapidIO 發(fā)送端和接收端S 參數(shù)仿真結(jié)果，在速率為2.5 Gbps 的情況下，發(fā)送端和接收端的插入損耗S21 均較小于-0.20 dB，發(fā)送端和接收端的回波損耗S11 均小于-3.00 dB，滿足RapidIO 標(biāo)準(zhǔn)協(xié)議[11]。

2.1.2 TSV 硅基板電源仿真

為確保TSV 硅基板各供電分區(qū)的電源品質(zhì)，對(duì)TSV 硅基板中關(guān)鍵電源信號(hào)進(jìn)行電源完整性仿真及優(yōu)化，針對(duì)海量信息處理器1.2 V 電源小電壓大電流（1.2 V/20 A）的問題進(jìn)行了設(shè)計(jì)迭代，通過優(yōu)化電源地平面及過孔數(shù)量，實(shí)現(xiàn)了1.2 V 電源的合理分布，最終仿真結(jié)果見表3。

表3 TSV 硅基板電源仿真結(jié)果Table 3 Simulation results of TSV silicon substrate power supply

通過TSV 硅基板的電源仿真，各電源分區(qū)的直流壓降及電流密度均滿足芯片和TSV 硅基板的設(shè)計(jì)要求。

2.2 星載微系統(tǒng)封裝仿真

在星載微系統(tǒng)完成版圖設(shè)計(jì)后，結(jié)合TSV 硅基板和HTCC 管殼，進(jìn)行微系統(tǒng)級(jí)的信號(hào)完整性和電源完整性仿真[12]。在信號(hào)仿真方面，與硅基板仿真不同的是，在微系統(tǒng)級(jí)仿真時(shí)，對(duì)2.5 Gbps 的RapidIO串行高速信號(hào)進(jìn)行時(shí)域仿真。電源完整性方面與硅基類似，對(duì)微系統(tǒng)中的關(guān)鍵電源進(jìn)行仿真。

2.2.1 封裝級(jí)RapidIO 信號(hào)仿真

封裝級(jí)RapidIO 信號(hào)接收端和發(fā)送端經(jīng)仿真優(yōu)化迭代后的結(jié)果如圖8 所示。

圖8 微系統(tǒng)封裝級(jí)RapidIO 信號(hào)接收端和發(fā)送端仿真情況Fig.8 Simulation of RapidIO signal receiver and transmitter at the micro-system package level

通過仿真眼圖結(jié)果可以看出，RapidIO 接收端滿足器件200 mV≤|VP-VN|的要求，發(fā)送端滿足器件250 mV≤|VP-VN|的要求。

2.2.2 封裝級(jí)電源仿真

為確保星載微系統(tǒng)各供電分區(qū)的電源品質(zhì)，對(duì)微系統(tǒng)中關(guān)鍵電源信號(hào)進(jìn)行電源完整性仿真及優(yōu)化，仿真結(jié)果見表4。通過仿真可知，各電源分區(qū)的直流壓降以及電流密度均滿足芯片及管殼的設(shè)計(jì)要求。

表4 封裝級(jí)電源仿真結(jié)果Table 4 Simulation results of package level power supply

2.3 星載微系統(tǒng)CPS 仿真

基于模型化設(shè)計(jì)理念，對(duì)星載微系統(tǒng)板級(jí)應(yīng)用中的RapidIO 信號(hào)進(jìn)行CPS 仿真，仿真結(jié)果如圖9所示。通過三級(jí)模型級(jí)聯(lián)，進(jìn)行仿真分析和各級(jí)設(shè)計(jì)參數(shù)優(yōu)化，達(dá)到微系統(tǒng)設(shè)計(jì)性能和工藝難度的均衡，指導(dǎo)微系統(tǒng)模塊的板級(jí)應(yīng)用。

圖9 微系統(tǒng)RapidIO 信號(hào)接收端和發(fā)送端CPS 仿真情況Fig.9 CPS simulation of RapidIO signal receiver and transmitter in microsystem

3 星載微系統(tǒng)測(cè)試

星載微系統(tǒng)的測(cè)試過程是伴隨著其生產(chǎn)過程開展的，整個(gè)測(cè)試分為三大階段：組裝前的測(cè)試、組裝過程中測(cè)試和組裝后測(cè)試。星載微系統(tǒng)測(cè)試流程如圖10 所示。

圖10 星載微系統(tǒng)測(cè)試流程Fig.10 Spaceborne microsystem testing process

3.1 組裝前測(cè)試

星載微系統(tǒng)組裝前測(cè)試主要針對(duì)微系統(tǒng)中的部組件，包括硅基板S 參數(shù)及特征阻抗測(cè)試、管殼連通測(cè)試，裸芯片/無源器件的評(píng)價(jià)等。通過部組件的測(cè)試、評(píng)價(jià)等工作，保證微系統(tǒng)在組裝前獲得合格管殼、合格裸芯片、合格組件和合格無源器件，為后續(xù)的組裝奠定基礎(chǔ)。

其中TSV 硅基板使用雙面飛針進(jìn)行通斷測(cè)試，硅轉(zhuǎn)接基板圓片厚度減薄至200 μm。自制8/12 英寸薄晶圓測(cè)試夾具，采用真空吸附方案，固定晶圓周邊一圈的方式，測(cè)試效果理想。飛針測(cè)試過程中，設(shè)置0.3 g 針壓，保證扎針引起的形變不會(huì)影響后期裝焊[13]。TSV 硅基板薄晶圓及其測(cè)試夾具如圖11 所示。

在保證TSV 硅基板測(cè)試合格的基礎(chǔ)上，將海量信息處理器焊接到TSV 硅基板上形成TSV 硅基板組件。為保證關(guān)鍵組件的可靠性和在組裝前確保TSV 硅基板組件的正確性，采用ICT 飛針測(cè)試設(shè)備進(jìn)行在線電路短路測(cè)試、網(wǎng)絡(luò)連貫性測(cè)試、節(jié)點(diǎn)阻抗測(cè)試、保護(hù)二極管測(cè)試和絕緣測(cè)試等測(cè)試。TSV 硅基板飛針測(cè)試情況和部分測(cè)試結(jié)果如圖12 所示。

3.2 組裝過程中測(cè)試

星載微系統(tǒng)組裝和測(cè)試相輔相成，在組裝過程中采用系統(tǒng)逐漸擴(kuò)大和堆疊逐層測(cè)試的方式對(duì)模塊內(nèi)芯片及組裝正確性進(jìn)行測(cè)試，對(duì)于測(cè)試中發(fā)現(xiàn)問題的芯片進(jìn)行更換，確保最終組裝出來的模塊功能性能的正確性，測(cè)試流程如圖13 所示。

3.3 組裝后測(cè)試

星載微系統(tǒng)組裝和測(cè)試相輔相成，在星載微系統(tǒng)組裝完成后，充分借鑒了整機(jī)測(cè)試和電路測(cè)試[14]的方法和技巧，通過搭建板級(jí)測(cè)試系統(tǒng)對(duì)微系統(tǒng)成品的功能和性能進(jìn)行測(cè)試，主要包括處理器測(cè)試、存儲(chǔ)器測(cè)試、RapidIO 接口測(cè)試、DD 接口測(cè)試、UART 接口測(cè)試、GPIO 測(cè)試等。

參數(shù)測(cè)試依托混合信號(hào)測(cè)試系統(tǒng)UltraFLEX 測(cè)試機(jī)臺(tái)，通過開發(fā)測(cè)試向量對(duì)微系統(tǒng)成品的AC、DC 參數(shù)進(jìn)行測(cè)試，主要包括Icc、IIH、IIL、VIH、VIL、VOH、VOL，以及DDR2/3接口、RapidIO 接口時(shí)序參數(shù)等，部分AC 和DC 參數(shù)測(cè)試結(jié)果分別如表5 和表6 所示。

表5 部分AC 參數(shù)測(cè)試結(jié)果Table 5 Part of AC parameter test results

表6 RapidIO 信號(hào)時(shí)序特性Table 6 Time characteristics of RapidIO signal

4 星載微系統(tǒng)可靠性

為保證星載微系統(tǒng)的可靠性，特別是新引入的TSV硅基板的可靠性，對(duì)新工藝、新材料進(jìn)行了工藝過程和可靠性評(píng)價(jià)，主要包括倒裝焊工藝可靠性、TSV 硅基板可靠性以及微系統(tǒng)產(chǎn)品的可靠性。

4.1 倒裝焊工藝可靠性

目前，國內(nèi)外關(guān)于倒裝焊工藝的可靠性評(píng)價(jià)方法多適用于陶封或者塑封集成電路產(chǎn)品，基板材料多為有機(jī)基板或者AL2O3及ALN 陶瓷材料，但對(duì)于微系統(tǒng)產(chǎn)品中基于TSV 硅基板的裸芯片倒裝焊工藝，無明確規(guī)定其可靠性評(píng)價(jià)方法及評(píng)價(jià)標(biāo)準(zhǔn)。針對(duì)這種情況，根據(jù)工藝流程，參照GJB 548B-2005《微電子器件試驗(yàn)方法和程序》、Q/QJ416-2016《倒裝焊工藝驗(yàn)證規(guī)范》提出了倒裝焊工藝質(zhì)量在線監(jiān)測(cè)和基于溫度及機(jī)械環(huán)境應(yīng)力的可靠性試驗(yàn)方法，具體內(nèi)容見表7 和表8。

表7 倒裝焊工藝質(zhì)量在線監(jiān)測(cè)項(xiàng)目Table 7 Flip chip welding process quality online monitoring project

表8 基于溫度及機(jī)械環(huán)境應(yīng)力的可靠性試驗(yàn)項(xiàng)目Table 8 Reliability test project based on temperature and mechanical environmental stress

4.2 TSV 硅基板可靠性

對(duì)于TSV 硅基板的可靠性保障主要包括TSV 硅基板制造工藝在線檢測(cè)，凸點(diǎn)高度、直徑、表面平坦度檢測(cè)，TSV 硅基板互連測(cè)試，TSV 硅基板翹曲及焊球共面性測(cè)試四個(gè)方面。以TSV 硅基板翹曲測(cè)試為例，首先利用三維膜厚測(cè)試儀進(jìn)行翹曲度測(cè)試，再將TSV 硅基板模擬回流后二次進(jìn)行翹曲度測(cè)試，測(cè)試結(jié)果見表。

表9 TSV 硅基板翹曲測(cè)試Table 9 TSV silicon substrate warping test

通過測(cè)試對(duì)比，對(duì)于翹曲度大于或接近1/2 焊球直徑的硅基板予以剔除，減少后期焊接風(fēng)險(xiǎn)。

4.3 微系統(tǒng)產(chǎn)品可靠性

在完成微系統(tǒng)產(chǎn)品組裝及測(cè)試后，按照GJB 2438B-2017《混合集成電路通用規(guī)范》和Q/QJA 20085-2017《宇航用混合集成電路通用規(guī)范》中相關(guān)規(guī)定對(duì)微系統(tǒng)產(chǎn)品進(jìn)行環(huán)境及機(jī)械應(yīng)力等方面的考核，具體內(nèi)容見表10 所示。

表10 微系統(tǒng)產(chǎn)品可靠性考核項(xiàng)目Table 10 Microsystem product reliability assessment project

本文基于TSV 的星載微系統(tǒng)產(chǎn)品順利通過了Q/QJA 20085-2017 的YB 級(jí)質(zhì)量等級(jí)考核，可滿足未來星上型號(hào)產(chǎn)品的應(yīng)用需求，星載微系統(tǒng)產(chǎn)品實(shí)物如圖14 所示。

5 結(jié)束語

本文主要研究采用高性能處理器、微控制器、存儲(chǔ)器等器件集成的星載微系統(tǒng)的設(shè)計(jì)、仿真、加工制造、測(cè)試以及可靠性保障，最終實(shí)現(xiàn)了可用于星上載荷信息實(shí)時(shí)處理及星務(wù)平臺(tái)管理的星載微系統(tǒng)。該微系統(tǒng)可以有效替代現(xiàn)有的板級(jí)產(chǎn)品，其體積至少縮小為原來單板產(chǎn)品的1/10，重量至少縮減為原來單板產(chǎn)品的1/10，同時(shí)比單板產(chǎn)品具有更簡(jiǎn)單的設(shè)計(jì)方法和更嚴(yán)苛的可靠性保障，對(duì)星載電子系統(tǒng)的小型化、集成化以及快速研制具有重要意義。未來微系統(tǒng)級(jí)封裝技術(shù)必將促進(jìn)航天事業(yè)，向著更高、更快、更強(qiáng)、更智能的方向發(fā)展[15]。