基于多電源域和自適應(yīng)調(diào)壓的SoC低功耗研究

陳道品，武利會(huì)，羅春風(fēng)，何子蘭，陳超雄

(廣東電網(wǎng)有限責(zé)任公司佛山供電局，廣東 佛山 528000)

現(xiàn)階段集成電路在我國(guó)電力領(lǐng)域應(yīng)用范圍越來(lái)越廣泛，由此對(duì)集成電路的工藝要求也越來(lái)越高。研發(fā)尺寸精細(xì)、效率穩(wěn)定的集成電路成為當(dāng)前電力工作的主要目標(biāo)。但是天線效應(yīng)不穩(wěn)定、電源網(wǎng)路缺失、時(shí)序收斂率低下等問(wèn)題，都會(huì)對(duì)集成電路的工藝研發(fā)造成一定的影響，其中功耗效率等問(wèn)題最為重要[1]。隨著互聯(lián)網(wǎng)的高速發(fā)展，大型3D互動(dòng)游戲逐漸被大眾所熟知，由于畫(huà)面的精美讓更多玩家沉浸其中。滿足大眾游戲欲望的同時(shí)對(duì)于物聯(lián)網(wǎng)設(shè)備功耗的要求也隨之提高[2]。在實(shí)際應(yīng)用過(guò)程中，芯片可以封裝更多的電路，增加芯片每單位面積容量，就可以有效降低成本和增加功能。但是芯片極其容易受到外界因素的影響而導(dǎo)致自身功能無(wú)法發(fā)揮。當(dāng)工藝條件不同、電壓不穩(wěn)定、溫度差別較大的時(shí)候，芯片會(huì)產(chǎn)生不同程度的老化現(xiàn)象。為了保證芯片的正常工作，可以對(duì)芯片的設(shè)計(jì)進(jìn)行優(yōu)化升級(jí)，給芯片留存一定的安全裕量，確保其穩(wěn)定工作，可以有效提升芯片的工作能力，但是會(huì)造成一定的資源浪費(fèi)。為了有效解決功耗過(guò)大和芯片資源浪費(fèi)等問(wèn)題，學(xué)術(shù)界和工業(yè)界都對(duì)此作出了不同程度的研究分析，以此提高芯片的資源利用率[3-4]。而在系統(tǒng)級(jí)和行為級(jí)層次上的各個(gè)層級(jí)把控也具有降低功耗的作用，利用各種動(dòng)態(tài)電源技術(shù)、電壓調(diào)節(jié)能力、適應(yīng)度控制技術(shù)降低電源功耗，提升節(jié)能能力。

針對(duì)目前存在的功耗優(yōu)化上的一些問(wèn)題，本文提出一種基于多電源域和自適應(yīng)調(diào)壓技術(shù)的低功耗設(shè)計(jì)電路。通過(guò)采用DPM技術(shù)對(duì)整體架構(gòu)進(jìn)行優(yōu)化，實(shí)現(xiàn)對(duì)不同工作場(chǎng)景具有更加靈活的配置能力與優(yōu)化空間[5]，再通過(guò)DVFS技術(shù)和AVS技術(shù)對(duì)系統(tǒng)電源進(jìn)行進(jìn)一步的優(yōu)化，從而使得系統(tǒng)整體的功耗冗余更小。

1 低功耗設(shè)計(jì)

當(dāng)前對(duì)于集成電路的設(shè)計(jì)具有多種形式，其中應(yīng)用最為廣泛的是多閾值技術(shù)和門(mén)控時(shí)鐘技術(shù)。這兩種技術(shù)可以有效結(jié)合其他系統(tǒng)共同使用，其交互性影響較小，同時(shí)具有功耗值較低，具有良好的低功耗技術(shù)效果[6]。在低功耗設(shè)計(jì)方面可以利用電壓變頻的方式來(lái)提升電路的工作實(shí)際效能，提升數(shù)字電路工作能力，主要通過(guò)DPM技術(shù)、DVFS技術(shù)和AVS技術(shù)。

DPM技術(shù)在芯片低功耗設(shè)計(jì)中具有基礎(chǔ)性的地位，對(duì)芯片的系統(tǒng)單元進(jìn)行數(shù)據(jù)收集，通過(guò)非實(shí)時(shí)單元優(yōu)化功耗系統(tǒng)，提升片上系統(tǒng)(system on chip，SoC)的內(nèi)部存儲(chǔ)性能[7]。而在系統(tǒng)電路工作中，存在的PVT偏差以及老化效應(yīng)等問(wèn)題，會(huì)造成電路的功耗過(guò)高等情況。因此，在電路設(shè)計(jì)方面，要對(duì)時(shí)序約束進(jìn)行有效把控，提供更多的時(shí)序裕量。時(shí)序裕量可以有效緩解PVT偏差以及電路老化等情況，具有保證電路穩(wěn)定運(yùn)行的作用。過(guò)多的時(shí)序裕量會(huì)產(chǎn)生大量的功耗，造成性能損失等情況，但是這些裕量所產(chǎn)生的功耗損失可以通過(guò)AVS設(shè)計(jì)進(jìn)行補(bǔ)償優(yōu)化[8]。AVS技術(shù)是一種有效功耗監(jiān)控手段，通過(guò)監(jiān)測(cè)機(jī)制對(duì)時(shí)序裕量進(jìn)行原地監(jiān)控或間接監(jiān)控，當(dāng)發(fā)現(xiàn)PVT出現(xiàn)偏差以及電路老化情況時(shí)，會(huì)及時(shí)將功耗影響轉(zhuǎn)移到實(shí)際的電路路徑上，利用模擬方式對(duì)功耗進(jìn)行轉(zhuǎn)化。

在已有的AVS設(shè)計(jì)方法中，可以通過(guò)Razor電路來(lái)對(duì)系統(tǒng)的功耗進(jìn)行優(yōu)化[9]，如圖1所示。Razor電路是一種原地監(jiān)控方式，通過(guò)將實(shí)際系統(tǒng)中所有的關(guān)鍵路徑中的寄存器替換成Razor電路結(jié)構(gòu)來(lái)進(jìn)行時(shí)序檢測(cè)，不僅能夠有效的發(fā)現(xiàn)時(shí)序錯(cuò)誤，還具有一定的糾錯(cuò)能力，同時(shí)在Razor電路的基礎(chǔ)上，又拓展出了RazorII[10]、iRazor[11]等電路。但Razor電路結(jié)構(gòu)也有一定的局限性，例如會(huì)造成對(duì)一些短脈沖信號(hào)的誤判等問(wèn)題以及使用效率低。當(dāng)電路系統(tǒng)開(kāi)始功耗優(yōu)化時(shí)，需要對(duì)Razor電路上的每一個(gè)關(guān)鍵路徑進(jìn)行監(jiān)測(cè)，同時(shí)需要覆蓋所有的PVT路徑。在優(yōu)化系統(tǒng)的同時(shí)也加大了Razor電路面積開(kāi)銷量和監(jiān)測(cè)單元的功耗損失。

圖1 Razor電路結(jié)構(gòu)Fig.1 Razor circuit structure

此外，還有間接監(jiān)控方式，其通過(guò)生成復(fù)制關(guān)鍵路徑對(duì)實(shí)際路徑進(jìn)行檢測(cè)，從而避免影響系統(tǒng)電路。該方法需要先構(gòu)造與實(shí)際關(guān)鍵路徑的時(shí)序表現(xiàn)盡可能相同的復(fù)制關(guān)鍵路徑電路，再通過(guò)對(duì)這些復(fù)制關(guān)鍵路徑采用AVS電路的方式尋找到合適的電壓頻率臨界點(diǎn)[12]，從而保證功能正確的前提下進(jìn)一步縮小系統(tǒng)中的電壓裕量。但同樣存在著大量的復(fù)制關(guān)鍵路徑會(huì)造成過(guò)大的面積開(kāi)銷以及功耗損失等問(wèn)題。

2 聯(lián)合節(jié)能優(yōu)化策略

在實(shí)際的應(yīng)用場(chǎng)景中，不僅存在著在不同情況下對(duì)芯片功能、性能、功耗的需求不同，甚至芯片在不同環(huán)境下的功能執(zhí)行能力也會(huì)有所不同。電壓數(shù)值、環(huán)境溫度、芯片自身的老化程度等情況都對(duì)其電路優(yōu)化產(chǎn)生一定的約束條件，造成電路延時(shí)情況。一般為了改善芯片的約束能力，會(huì)在芯片的設(shè)計(jì)上進(jìn)行優(yōu)化升級(jí)，通過(guò)增加電壓裕量或時(shí)序裕量提升電路的實(shí)際應(yīng)用效能，保證芯片可以正常工作。但是通過(guò)增加裕量的方式會(huì)加大電路的壓力，增加無(wú)效功耗的數(shù)值，產(chǎn)生大量的無(wú)效功耗。為了有效緩解芯片因裕量造成的額外功耗情況，對(duì)其電路系統(tǒng)進(jìn)行優(yōu)化，本文提出聯(lián)合節(jié)能優(yōu)化策略，可以有效降低多電源域功耗。

聯(lián)合節(jié)能優(yōu)化策略主要分為系統(tǒng)電源設(shè)計(jì)和調(diào)壓電路設(shè)計(jì)。系統(tǒng)電源設(shè)計(jì)可以有效的提升芯片使用靈活度，通過(guò)DPM技術(shù)有效增加系統(tǒng)續(xù)航時(shí)間和自動(dòng)切換能力，以此降低電路功耗。調(diào)壓電路設(shè)計(jì)利用DVFS技術(shù)及AVS技術(shù)對(duì)實(shí)際應(yīng)用工作中的電路電壓進(jìn)行調(diào)節(jié)，優(yōu)化其工作頻率。

2.1 系統(tǒng)電源設(shè)計(jì)

在整個(gè)電源系統(tǒng)架構(gòu)上，通過(guò)電池供電(BAT)和電源供電(POS)對(duì)電源門(mén)控進(jìn)行控制，芯片在其系統(tǒng)架構(gòu)下可以進(jìn)行隨機(jī)靈活性轉(zhuǎn)化，具體如圖2所示。

圖2 系統(tǒng)電源結(jié)構(gòu)Fig.2 System power architecture

NORMAL功耗模式下，系統(tǒng)內(nèi)所有CPU內(nèi)核及其他模塊都處于正常工作狀態(tài)，同時(shí)根據(jù)電源域的不同可以對(duì)系統(tǒng)內(nèi)電源電壓的頻率進(jìn)行調(diào)整，以達(dá)到匹配度。LP_RUN模式通過(guò)將LDO12_1與LDO12_2進(jìn)行關(guān)斷能有效的降低大量復(fù)雜IP所產(chǎn)生的功耗，同時(shí)CPU處于低頻率工作狀態(tài)，可以有效降低功耗保證系統(tǒng)處于必要的工作狀態(tài)，而當(dāng)需要進(jìn)行高速運(yùn)行或使用一些特有的IP功能時(shí)，系統(tǒng)再次回到NORMAL模式進(jìn)行處理。SLEEP模式通過(guò)對(duì)CPU內(nèi)核進(jìn)行休眠設(shè)定，以此減少系統(tǒng)功耗，此模式下數(shù)據(jù)可以自動(dòng)保存，不會(huì)造成信息丟失情況，同時(shí)也可以隨時(shí)喚醒CPU進(jìn)行正常模式工作。DEEPSLEEP模式是一種更加徹底的降低功耗模式，在電源系統(tǒng)工作過(guò)程中，關(guān)閉功耗較大的基準(zhǔn)源以此降低實(shí)際功耗。在此模式下增加了喚醒系統(tǒng)，通過(guò)喚醒時(shí)間對(duì)模式進(jìn)行轉(zhuǎn)換。AON模式下，關(guān)閉所有的電路電源系統(tǒng)，只保留電源域1和電源域4模塊，從而有效的增加了系統(tǒng)的續(xù)航時(shí)間，提升系統(tǒng)穩(wěn)定性，有效降低電源內(nèi)部功耗。

電路系統(tǒng)各個(gè)狀態(tài)過(guò)程如圖3所示。通過(guò)對(duì)系統(tǒng)上電和下電流程的轉(zhuǎn)換，可以清晰看出NORMAL模式、LP_RUN模式和SLEEP模式等電流實(shí)際轉(zhuǎn)化過(guò)程，從而判斷上電的電源方式。在整個(gè)狀態(tài)轉(zhuǎn)移過(guò)程中，不僅支持上電至NORMAL模式、LP_RUN模式以及這些模式間的相互轉(zhuǎn)換，在系統(tǒng)進(jìn)入或退出LP_RUN模式時(shí)，還能夠自動(dòng)切換時(shí)鐘以對(duì)低功耗CPU狀態(tài)進(jìn)行切換。

圖3 狀態(tài)轉(zhuǎn)移Fig.3 State transition

2.2 基于DVFS技術(shù)和AVS技術(shù)的調(diào)壓電路

調(diào)壓電路結(jié)構(gòu)如圖4所示。在DVFS調(diào)壓電路中，主要通過(guò)隨機(jī)存取存儲(chǔ)器(random access memory，RAM)中的查找表來(lái)使頻率、電壓與溫度之間的關(guān)系一一對(duì)應(yīng)，其中主要包含數(shù)據(jù)預(yù)處理模塊、電源調(diào)校模塊和LDO模塊配置3個(gè)過(guò)程。數(shù)據(jù)預(yù)處理模塊對(duì)電路內(nèi)部的電壓進(jìn)行數(shù)據(jù)信息的收集和整合，通過(guò)測(cè)算分析后對(duì)電源的實(shí)際使用裕量進(jìn)行數(shù)值研判，隨后轉(zhuǎn)移至裕量生成處理模塊進(jìn)行信息進(jìn)一步優(yōu)化處理。裕量生成模塊包含電壓信息、時(shí)序裕量、頻率數(shù)值等電路實(shí)際信息，可以有效對(duì)電路內(nèi)部電源進(jìn)行有效整合。最終在LDO模塊下進(jìn)行數(shù)據(jù)模式存儲(chǔ)選擇。所得出的數(shù)據(jù)信息可以為讀后系統(tǒng)配置的供電電壓，預(yù)測(cè)電壓值和時(shí)序裕量預(yù)留碼信息在AVS閉環(huán)調(diào)節(jié)時(shí)使用能夠有效的提升調(diào)壓效率。

圖4 調(diào)壓電路結(jié)構(gòu)Fig.4 Voltage regulating circuit structure

使用DVFS進(jìn)行調(diào)壓后，實(shí)現(xiàn)電源域內(nèi)供電電壓的粗調(diào)，按照芯片溫度和頻率信息對(duì)電壓值進(jìn)行調(diào)節(jié)，但時(shí)序裕量依舊很多，因此需要通過(guò)延遲檢測(cè)電路進(jìn)行進(jìn)一步的調(diào)整。整個(gè)電路在進(jìn)行粗調(diào)之后，將進(jìn)入細(xì)調(diào)階段。在時(shí)序監(jiān)測(cè)方式的選取上，本文采用改進(jìn)的復(fù)制關(guān)鍵路徑方法。將信號(hào)輸入到復(fù)制關(guān)鍵路徑(replicated critical path，RCP)電路中，設(shè)這種信號(hào)為時(shí)鐘的二分頻信號(hào)，復(fù)位信號(hào)在當(dāng)輸入RCP電路的信號(hào)和時(shí)鐘信號(hào)是低電平有作用時(shí)。，依靠數(shù)據(jù)存儲(chǔ)模式來(lái)對(duì)RCP電路組輸入端的寄存器配置信息進(jìn)行選擇，根據(jù)相應(yīng)的RCP電路來(lái)對(duì)工作進(jìn)行依次檢測(cè)，當(dāng)RCP電路無(wú)效時(shí)，需保持低電平狀態(tài)來(lái)降低動(dòng)態(tài)功耗。電壓時(shí)序調(diào)節(jié)信號(hào)是通過(guò)RCP電路的輸出端對(duì)異或門(mén)邏輯生成的。利用RCP電路輸出的裕量信息、電壓時(shí)序調(diào)節(jié)信號(hào)等內(nèi)容形成時(shí)序裕量碼。這種代碼稱作為裕量生成處理模塊。

但同時(shí)RCP電路過(guò)多會(huì)造成系統(tǒng)總體的面積以及功耗損失過(guò)大，因此本文設(shè)計(jì)中采用了通用型的復(fù)制關(guān)鍵路徑電路，同時(shí)為了使RCP電路與實(shí)際電路延遲時(shí)間更加接近，采用了雙堆疊型[13]的延遲單元來(lái)對(duì)RCP電路進(jìn)行設(shè)計(jì)，具體的延遲單元(Delay Unit，DU)結(jié)構(gòu)如圖5所示，通過(guò)根據(jù)延遲時(shí)間范圍的不同將不同數(shù)量的延遲單元進(jìn)行串聯(lián)得到相應(yīng)的RCP電路，每一條RCP電路可以根據(jù)不同的裕量信息碼等效為多條不同的實(shí)際關(guān)鍵路徑。整個(gè)延遲單元主要由14個(gè)MOS管組成，將14個(gè)MOS分成8個(gè)PMOS管和6個(gè)NMOS管兩部分，將這兩部分使用雙堆疊型的結(jié)構(gòu)組合在一起。IN端到OUT端起到采樣的功能，RST端到OUT端起到復(fù)位的功能。

圖5 延遲單元Fig.5 Delay unit

而關(guān)于電壓裕量的信息，采用裕量碼信息的方法，可以清晰地定義時(shí)序裕量電路的邊界和復(fù)制關(guān)鍵路徑等效路徑。本文通過(guò)復(fù)制關(guān)鍵路徑等效路徑與時(shí)序裕量電路邊界可變的方式實(shí)現(xiàn)通用型的復(fù)制關(guān)鍵路徑電路，RCP電路根據(jù)具體情況可分為復(fù)制關(guān)鍵路徑等效路徑1和時(shí)序裕量電路1，或復(fù)制關(guān)鍵路徑等效路徑2和時(shí)序裕量電路2，或復(fù)制關(guān)鍵路徑等效路徑3和時(shí)序裕量電路3等。在RCP電路中，裕量信息內(nèi)的邊界電壓信息經(jīng)過(guò)采樣電路獲取，這種邊界電壓信息隨著復(fù)制關(guān)鍵路徑等效路徑和時(shí)序裕量電路的長(zhǎng)度差別而偏移。采用更改復(fù)制關(guān)鍵路徑等效路徑和時(shí)序裕量電路之間的占比，可將RCP電路功能的機(jī)動(dòng)性和有用性提高，具體上復(fù)制關(guān)鍵路徑等效路徑的追蹤長(zhǎng)度隨實(shí)際操作過(guò)程中的臨界閾值的不同而變更，具體如圖6所示。

圖6 可變邊界方式Fig.6 Variable boundary method

而在整體AVS電路的實(shí)現(xiàn)流程中，分析當(dāng)前系統(tǒng)的頻率、電壓和裕量碼信息，在數(shù)據(jù)預(yù)處理模塊中，鑒定當(dāng)前電壓頻率下首次運(yùn)行AVS電路生成的裕量碼信息與當(dāng)前裕量碼是否相同，若相同則將當(dāng)前裕量碼與DVFS進(jìn)行調(diào)壓后的時(shí)序裕量預(yù)留碼信息相互對(duì)照，通過(guò)寄存器配置的信息采用對(duì)應(yīng)的對(duì)比規(guī)則。當(dāng)規(guī)則符合時(shí)，將DVFS查找表中查看到的預(yù)測(cè)電壓值有選擇的配置為當(dāng)前電壓。如果將當(dāng)前裕量碼與臨界裕量碼信息相對(duì)照(臨界裕量碼信息等價(jià)為實(shí)際關(guān)鍵路徑的長(zhǎng)度)，系統(tǒng)電壓是否調(diào)節(jié)完成，則需要觀察當(dāng)裕量碼是否達(dá)到臨界值，如果系統(tǒng)電壓調(diào)節(jié)完成，則需要觀察當(dāng)裕量碼是否達(dá)到臨界值，系統(tǒng)電壓沒(méi)有調(diào)節(jié)完成。臨界裕量碼信息與當(dāng)裕量碼信息有時(shí)會(huì)出現(xiàn)不相同的情況，這是就需要對(duì)這2個(gè)裕量碼信息值相減，取差值解析，如果取得的差值大，通過(guò)寄存器配置信息使用多步降低電壓方法，使系統(tǒng)電壓迅速達(dá)到臨界電壓值。如果取得的差值小，使用單步降低電壓方法，使系統(tǒng)電壓緩慢達(dá)到臨界電壓值，這種方法可以減少時(shí)序的出錯(cuò)率，具體如圖7所示。

圖7 AVS執(zhí)行流程Fig.7 AVS execution flow

3 實(shí)驗(yàn)結(jié)果與分析

SoC系統(tǒng)架構(gòu)由多個(gè)CPU內(nèi)核和多塊RAM、FLASH、ROM等內(nèi)存單元構(gòu)成，通過(guò)AMBA2.0的系統(tǒng)總線架構(gòu)將上列元素組合在一起。接口要求支持多組GPIO、SPI、UART、IIC、USI等外設(shè)功能；接口也要求HASH、ECC、AES等多種國(guó)際加解密標(biāo)準(zhǔn)算法，對(duì)于安全CPU核、隨機(jī)數(shù)發(fā)生器、多種國(guó)際加解密算法也有需求，硬件傳感器等功能也是接口不可或缺的。

當(dāng)系統(tǒng)供電電源提供5 V電壓時(shí)，流經(jīng)芯片的總電流數(shù)值見(jiàn)表1。采用NORMAL模式進(jìn)行工作時(shí)，流經(jīng)芯片的工作電流最小值大約取5.7 mA，芯片工作在滿負(fù)載的時(shí)刻，流經(jīng)芯片的工作電流最大值大約取60 mA。采用LP_RUN模式進(jìn)行工作時(shí)，系統(tǒng)時(shí)鐘頻率取值為4 MHz，流經(jīng)芯片的總電流數(shù)值大約取497 μA，當(dāng)采用NORMAL模式或LP_RUN模式進(jìn)行工作時(shí)，流經(jīng)芯片的電流分別下降到57 μA與11 μA。芯片采用AON模式進(jìn)行工作時(shí)，系統(tǒng)只會(huì)啟動(dòng)RTC模塊、AON邏輯、相應(yīng)的喚醒邏輯，這時(shí)的消耗功耗大約下降到1.6 μA。實(shí)驗(yàn)結(jié)果表明當(dāng)系統(tǒng)采用LP_RUN模式進(jìn)行工作時(shí)，不僅內(nèi)核、外設(shè)等功能可以得到使用，而且消耗功耗僅僅是NORMAL模式進(jìn)行工作時(shí)消耗功耗的1%到10%，而當(dāng)系統(tǒng)采用AON模式進(jìn)行工作時(shí)，消耗功耗僅僅是LP_RUN模式進(jìn)行工作時(shí)消耗功耗的0.4%。但采用NORMAL模式進(jìn)行工作時(shí)，系統(tǒng)能夠支持更多功能。依靠上述分析，根據(jù)功能和性能的需求，來(lái)優(yōu)化系統(tǒng)功耗。

表1 不同模式下芯片總電流Tab.1 Total chip current in different modes

同時(shí)對(duì)芯片在不同溫度、電壓環(huán)境下的功耗大小作了不同程度的比較，測(cè)試結(jié)果如圖8所示。

圖8 不同溫度下供電電壓與功耗間的變化關(guān)系Fig.8 Relationship between supply voltage and power consumption at different temperatures

圖8中，分別測(cè)試了溫度為-25、0、25、50、80、125 ℃下的供電電壓與功耗間的變化關(guān)系。當(dāng)溫度在-25～50 ℃時(shí)，通過(guò)數(shù)據(jù)測(cè)算得出此時(shí)的電壓范圍在0.7～1.4 V，總體電壓功耗影響較小，在此溫度下電壓可以保持恒定的溫度值。隨著時(shí)間的變化，溫度逐漸開(kāi)始升高，當(dāng)溫度上升到80 ℃時(shí)，電壓的整體功耗大于1.4 V，多電源域的總體功耗顯示出大幅度的提高，較溫室工作環(huán)境下的電壓升高3.5 mW。當(dāng)有效溫度提升到125 ℃時(shí)，芯片的所有功耗都產(chǎn)生了明顯的升高情況，通過(guò)比較不同電壓下總體功耗情況，發(fā)現(xiàn)多電源域下總體功耗數(shù)值比在室溫環(huán)境下的電源功耗數(shù)值要有所升高。在0.7 V的電壓條件下，高溫度的環(huán)境總體功耗會(huì)提高52.5%，1.2 V的電壓條件下高溫度環(huán)境總體功耗會(huì)提高33.1%，1.4 V的電壓條件下高溫度環(huán)境總體功耗會(huì)提高37%。

在室溫條件相同的情況下，在1.4 V的工作電壓下，多電源域的電壓總體功耗是0.7 V電壓的5.85倍，是1.2 V電壓的1.41倍。在125 ℃的高溫環(huán)境下工作時(shí)，1.4 V的工作電壓下，多電源域的電壓總體功耗是0.7 V電壓的5.25倍，是1.2 V電壓的1.45倍。

芯片在50 MHz的工作頻率下，進(jìn)行多電源域的特定電壓功耗測(cè)算。電源域下的電壓初始數(shù)值為1.2 V，將初始數(shù)值調(diào)值1.03 V后，開(kāi)始對(duì)多電源域下的相對(duì)功耗進(jìn)行對(duì)比數(shù)值分析，通過(guò)電壓功耗計(jì)算獲取結(jié)果。較1.2 V電壓工作降低28.6%的功耗。同時(shí)在CPU所有的應(yīng)用場(chǎng)景下，利用聯(lián)合調(diào)壓策略可以有效降低內(nèi)部電壓數(shù)值，優(yōu)化電壓狀態(tài)，使多電源域的功耗有所降低。電壓調(diào)節(jié)至1.13 V時(shí)，電源域的功耗降低12.4%；調(diào)節(jié)至0.95 V時(shí)，電源域的功耗降低40.2%；調(diào)節(jié)至0.87 V時(shí)，電源域的功耗降低51.4%；調(diào)節(jié)至0.83 V時(shí)，電源域的功耗降低58.3%。

4 結(jié)語(yǔ)

本文提出一種綜合集成DPM技術(shù)、DVFS技術(shù)和AVS技術(shù)實(shí)現(xiàn)的芯片電源架構(gòu)和調(diào)壓電路的方法，實(shí)現(xiàn)對(duì)芯片系統(tǒng)功耗進(jìn)行優(yōu)化的效果，對(duì)在不同應(yīng)用場(chǎng)景以及PVT環(huán)境和老化狀況下的芯片的系統(tǒng)功耗大小進(jìn)行了合理的改善。

在目前低功耗芯片使用場(chǎng)景和需求越加泛化以及對(duì)功耗約束條件越來(lái)越嚴(yán)峻的情況下，本文的設(shè)計(jì)方法能夠有效地提供一種對(duì)多應(yīng)用場(chǎng)景下的芯片的功耗大小進(jìn)行優(yōu)化改善的設(shè)計(jì)方案，使得低功耗芯片能夠滿足更加復(fù)雜和嚴(yán)格的應(yīng)用環(huán)境。在實(shí)際SoC系統(tǒng)芯片中，在不同工作模式下對(duì)功耗的優(yōu)化效果能達(dá)到90%～99.6%，同時(shí)在正常工作模式下，通過(guò)調(diào)壓電路能夠?qū)崿F(xiàn)最大58.3%的功耗優(yōu)化效果。