一種二維有源相控陣?yán)走_(dá)信號(hào)處理機(jī)的設(shè)計(jì)

孟喬波 袁子喬 楊 剛 鄭東衛(wèi)

(西安電子工程研究所 西安 710100)

0 引言

相控陣技術(shù)最早出現(xiàn)于20世紀(jì)30年代，美國(guó)于50年代中期研制出相關(guān)的雷達(dá)裝備。相控陣?yán)走_(dá)因其區(qū)別于其它傳統(tǒng)雷達(dá)的技術(shù)特點(diǎn)，在較短時(shí)間內(nèi)迅速發(fā)展。相控陣?yán)走_(dá)具有波束指向靈活、數(shù)據(jù)率高、作用距離遠(yuǎn)、目標(biāo)容量高、抗干擾性好、適應(yīng)性強(qiáng)、可靠性高等特點(diǎn)，目前已得到大范圍應(yīng)用[1]。

雷達(dá)信號(hào)處理機(jī)是雷達(dá)系統(tǒng)的重要組成部分，主要用于完成雷達(dá)系統(tǒng)的信號(hào)處理算法及系統(tǒng)的定時(shí)控制。雷達(dá)的信號(hào)處理搜索部分用于完成發(fā)射波束控制、數(shù)字中頻接收、數(shù)字波束合成、脈沖多普勒處理及目標(biāo)檢測(cè)等處理[2]。

本文采用多核DSP搭配FPGA的架構(gòu)實(shí)現(xiàn)信號(hào)處理機(jī)的設(shè)計(jì)，該架構(gòu)能夠均衡雷達(dá)處理性能和功耗。本文主要介紹了雷達(dá)信號(hào)處理機(jī)的工作原理及信號(hào)處理機(jī)的相關(guān)設(shè)計(jì)和算法實(shí)現(xiàn)。

1 工作原理

相控陣?yán)走_(dá)是一種由多個(gè)輻射單元排列，通過控制每個(gè)輻射單元的饋電相位，進(jìn)而改變波束相位分布，使得波束能夠在空間按照一定規(guī)律進(jìn)行排列的電掃雷達(dá)。有源相控陣?yán)走_(dá)的功放、雙工器、低噪聲放大器前端移相器等都集成在T/R組件中,由T/R組件控制波束的掃描，每個(gè)天線陣元用一個(gè)接收機(jī)和發(fā)射功率放大器[3]。

雷達(dá)相關(guān)算法具有過程繁瑣、運(yùn)算復(fù)雜、計(jì)算量大等特點(diǎn)，對(duì)雷達(dá)實(shí)時(shí)性的要求經(jīng)常受制于信號(hào)處理機(jī)的處理速度而難以滿足[4]。本雷達(dá)信號(hào)處理機(jī)充分利用FPGA的流水性能和多核DSP的并行處理能力，將雷達(dá)算法合理分配到不同的處理器中，從而滿足雷達(dá)快速和實(shí)時(shí)性的要求。

本文中的雷達(dá)信號(hào)處理機(jī)接收從前端傳回的波形數(shù)據(jù)，通過AD采樣板對(duì)原始數(shù)據(jù)進(jìn)行采樣，將采樣后的數(shù)據(jù)送至AD采樣板的FPGA進(jìn)行數(shù)字下變頻及脈沖壓縮等處理。經(jīng)過脈沖壓縮后的基帶信號(hào)將每個(gè)脈沖的回波數(shù)據(jù)發(fā)送至AD采樣板的DSP對(duì)其余算法進(jìn)行處理。

本文中的雷達(dá)信號(hào)處理機(jī)工作原理如圖1所示。四塊AD采樣板FPGA之間通過四路光纖兩兩相連，剩余一路用于數(shù)據(jù)采集。其中四號(hào)板做為主控板，其余三塊板的數(shù)據(jù)匯集于四號(hào)板。四號(hào)板上集成了DSP芯片，該板FPGA與DSP之間通過四路SRIO連接，用于傳輸脈壓數(shù)據(jù)和相關(guān)參數(shù)。四號(hào)板的FPGA產(chǎn)生時(shí)序，通過板間線纜傳輸CPI信號(hào)，其余板根據(jù)CPI產(chǎn)生本板其它時(shí)序，每塊板產(chǎn)生自己的PRF及給組件提供的時(shí)序。

圖1 雷達(dá)信號(hào)處理機(jī)工作原理

2 信號(hào)處理機(jī)設(shè)計(jì)

本文中的信號(hào)處理機(jī)由四塊AD采樣板構(gòu)成，四塊板采用相同的架構(gòu)，每塊板上集成了FPGA部分，其中四號(hào)板還集成了DSP部分，本文對(duì)AD采樣板的設(shè)計(jì)及DSP和FPGA實(shí)現(xiàn)的算法做詳細(xì)的介紹。

2.1 AD采樣板設(shè)計(jì)

本文中的AD采樣芯片選用ADI公司的AD9253，AD采樣板包括四路光纖、一片7K325TFPGA芯片、一片6678DSP芯片、四片AD9253AD采樣芯片、發(fā)射和接收前端控制及通訊接口等。AD9253芯片主要性能參數(shù)如表1所示。

表1 AD9253主要性能參數(shù)

AD采樣板實(shí)現(xiàn)中頻信號(hào)的模數(shù)轉(zhuǎn)換、數(shù)字下變頻、發(fā)射時(shí)序恢復(fù)和發(fā)射配相、數(shù)字波束形成、數(shù)字脈沖壓縮、動(dòng)目標(biāo)檢測(cè)、二維雜波圖、二維恒虛警檢測(cè)、點(diǎn)跡凝聚、接收通道幅度和相位校正、發(fā)射通道相位校正、發(fā)射中頻信號(hào)產(chǎn)生等功能。在雷達(dá)系統(tǒng)發(fā)射期間，AD采樣板通過數(shù)字上變頻和數(shù)模轉(zhuǎn)換器產(chǎn)生中頻信號(hào)，雷達(dá)系統(tǒng)輸入一路基準(zhǔn)時(shí)鐘信號(hào)用于DAC的采樣時(shí)鐘。DAC輸出的信號(hào)需經(jīng)過低通濾波器來(lái)濾除高頻分量。

AD采樣板具備波控機(jī)的功能，以輸入的同步脈沖信號(hào)為基準(zhǔn)，產(chǎn)生射頻前端所需的各種控制信號(hào)，實(shí)現(xiàn)發(fā)射通道的配相功能。由于帶寬、中心頻率、抽取率、濾波器系數(shù)等參數(shù)的不同，本文相關(guān)參數(shù)按照最大值設(shè)計(jì)。根據(jù)信號(hào)的不同設(shè)計(jì)抽取率和濾波器系數(shù)可變的數(shù)字下變頻。

2.2 DSP算法實(shí)現(xiàn)

本文中的DSP芯片選用TI公司2011年推出的高性能多核浮點(diǎn)型DSP處理器TMS320C6678，其具有八個(gè)核，每個(gè)核的最高頻率為1.25GHz，能夠提供強(qiáng)大的定點(diǎn)和浮點(diǎn)運(yùn)算能力[5]。

每片DSP由主核通過EDMA方式從DDR3中讀取一定量的數(shù)據(jù)到共享存儲(chǔ)區(qū)，然后控制從核同時(shí)讀取共享存儲(chǔ)區(qū)中數(shù)據(jù)完成后續(xù)動(dòng)目標(biāo)檢測(cè)相關(guān)運(yùn)算。為提高算法運(yùn)行效率，分別在DDR3和共享存儲(chǔ)區(qū)中為輸入輸出建立乒乓緩沖。

動(dòng)目標(biāo)檢測(cè)采用FFT加切比雪夫窗實(shí)現(xiàn)，根據(jù)不同指向角選擇不同點(diǎn)數(shù)的FFT及不同的窗函數(shù)。單元平均恒虛警選用兩側(cè)單元平均選大的恒虛警處理方式，參考單元和保護(hù)單元根據(jù)不同帶寬進(jìn)行參數(shù)化設(shè)置。

雜波圖在距離、波束號(hào)、多普勒、重頻這四個(gè)維度上做劃分，波束每掃描一個(gè)周期，劃分網(wǎng)格做一次更新，對(duì)應(yīng)劃分網(wǎng)格乘以適當(dāng)?shù)南禂?shù)就形成雜波圖門限。雜波圖需要的總存儲(chǔ)量為距離單元數(shù)、頻率通道數(shù)、俯仰波束個(gè)數(shù)、方位波束個(gè)數(shù)和位寬的乘積，相關(guān)參數(shù)都按照最大值來(lái)計(jì)算。本文中采用總?cè)萘繛?048M乘以16bit的四片DDR3來(lái)實(shí)現(xiàn)，為了減少存儲(chǔ)量對(duì)距離單元和多普勒通道進(jìn)行抽取存儲(chǔ)。

DSP處理過程是按波駐驅(qū)動(dòng)的，當(dāng)前波駐的回波數(shù)據(jù)在下一個(gè)波駐中進(jìn)行檢測(cè)處理。在下一個(gè)波駐中，實(shí)控機(jī)根據(jù)信號(hào)處理機(jī)回報(bào)結(jié)果設(shè)置下一個(gè)波駐的工作參數(shù)，處理過程示意圖如圖2所示。波駐1的回波數(shù)據(jù)在波駐2進(jìn)行目標(biāo)檢測(cè)和凝聚處理，信號(hào)處理機(jī)將波駐1的處理結(jié)果回報(bào)給實(shí)控機(jī)，實(shí)控機(jī)根據(jù)回報(bào)的檢測(cè)結(jié)果設(shè)置波駐3的工作模式，信號(hào)處理機(jī)在波駐3到來(lái)之前對(duì)所有參數(shù)完成計(jì)算，并寫入到FPGA中。

圖2 DSP處理過程示意圖

2.3 FPGA算法實(shí)現(xiàn)

本文中的FPGA芯片選用Xilinx公司的7K325T芯片，具有高可靠性的設(shè)計(jì)，采用了全新的億門級(jí)FPGA創(chuàng)新模塊，集成了專用超高速串并轉(zhuǎn)換模塊、高靈活可配置模塊、專用數(shù)字信號(hào)處理模塊、高速內(nèi)部存儲(chǔ)模塊、可配置時(shí)鐘模塊等模塊電路[6]。

本文中的雷達(dá)屬于二維面陣?yán)走_(dá)，其中面陣加權(quán)為

(1)

其中i為方位維坐標(biāo)，k為俯仰維坐標(biāo)，d1為方位維陣源間距，d2為俯仰維陣源間距，θ和φ為球坐標(biāo)中的兩個(gè)角度。win(i,k)為方位維和俯仰維的加權(quán)窗系數(shù)，本文中的雷達(dá)選用-25dB泰勒窗，主瓣展寬1.14倍，取得了較好的測(cè)角精度和測(cè)角分辨率[7]。

在進(jìn)行數(shù)字波束形成的運(yùn)算時(shí)將二維面陣展開為一維線陣，在不同的指向角下通過不同的加權(quán)完成波束形成，并最多形成了10個(gè)波束?？紤]到數(shù)據(jù)率最高為40MHz，而最大時(shí)寬為60μs，時(shí)域脈壓所需要的資源和時(shí)間較大，故本文中的雷達(dá)選用頻域脈壓。

在進(jìn)行頻域脈壓時(shí)根據(jù)不同的波形長(zhǎng)度選擇不同點(diǎn)數(shù)的的FFT和IFFT，并選擇不同的脈壓系數(shù)進(jìn)行點(diǎn)乘運(yùn)算。將所有波形脈壓系數(shù)存儲(chǔ)到FPGA的RAM中，根據(jù)不同的波形讀取不同的脈壓系數(shù)。FPGA處理完頻域脈壓后按波束劃分，分別給DSP傳輸數(shù)據(jù)。數(shù)據(jù)重排總存儲(chǔ)量為距離單元數(shù)、頻率通道數(shù)、波束個(gè)數(shù)和位寬的乘積，各參數(shù)都按其最大值來(lái)計(jì)算。每片DSP上有4片DDR3存儲(chǔ)器，由于DDR3不能同時(shí)讀寫，因此重排數(shù)據(jù)在每個(gè)PRF分時(shí)讀寫。

由于俯仰維不同層掃描波束的時(shí)間所需的資源不同，因此從短CPI變換到長(zhǎng)CPI時(shí)，數(shù)字波束形成和數(shù)字脈沖壓縮相關(guān)運(yùn)算可以在各自的PRF內(nèi)完成。數(shù)據(jù)重排、動(dòng)目標(biāo)檢測(cè)、單元平均恒虛警等運(yùn)算可以在相鄰的第一個(gè)CPI內(nèi)完成，整個(gè)時(shí)序向后延時(shí)一個(gè)CPI輸出。

短CPI變換到長(zhǎng)CPI時(shí)信號(hào)處理機(jī)工作時(shí)序圖如圖3所示。

圖3 短CPI變換到長(zhǎng)CPI時(shí)信號(hào)處理機(jī)工作時(shí)序圖

當(dāng)從長(zhǎng)CPI變換到短CPI時(shí)，數(shù)字波束形成和數(shù)字脈沖壓縮相關(guān)運(yùn)算可以在各自的PRF內(nèi)完成。數(shù)據(jù)重排、動(dòng)目標(biāo)檢測(cè)、單元平均恒虛警等運(yùn)算需延后幾個(gè)CPI才能輸出結(jié)果，因此先將短CPI數(shù)據(jù)放在DDR3中緩存，等待長(zhǎng)CPI數(shù)據(jù)處理完成后再讀取短CPI數(shù)據(jù)進(jìn)而完成相關(guān)運(yùn)算。長(zhǎng)CPI變換到短CPI時(shí)信號(hào)處理機(jī)工作時(shí)序圖如圖4所示。

圖4 長(zhǎng)CPI變換到短CPI時(shí)信號(hào)處理機(jī)工作時(shí)序圖

3 結(jié)束語(yǔ)

本文首先介紹了相控陣技術(shù)和雷達(dá)信號(hào)處理機(jī)的相關(guān)背景，接著介紹了雷達(dá)信號(hào)處理機(jī)的工作原理，最后介紹了雷達(dá)信號(hào)處理機(jī)AD采樣板的設(shè)計(jì)及DSP和FPGA實(shí)現(xiàn)的算法。本文設(shè)計(jì)的雷達(dá)信號(hào)處理機(jī)實(shí)現(xiàn)了對(duì)高性能實(shí)時(shí)信號(hào)的相關(guān)處理，滿足了雷達(dá)系統(tǒng)快速實(shí)時(shí)性的需求，具有良好的工程實(shí)用價(jià)值。