高速SERDES接口芯片TLK2711宇航應(yīng)用研究

蔣志勝，吳振廣，周浩，潘樂樂，宋志勇

（上海航天電子技術(shù)研究所 數(shù)據(jù)傳輸室，上海 201109）

0 引言

近年來，隨著空間遙感技術(shù)的飛速發(fā)展，獲取遙感數(shù)據(jù)的方式呈現(xiàn)多樣化，遙感數(shù)據(jù)源也呈現(xiàn)出高空間分辨率、高時(shí)間分辨率和高光譜分辨率的發(fā)展趨勢(shì)。衛(wèi)星載荷數(shù)據(jù)的類型越來越多，數(shù)據(jù)量越來越大，導(dǎo)致了載荷數(shù)據(jù)實(shí)時(shí)傳輸?shù)乃俾始眲≡龃?。載荷數(shù)據(jù)速率已經(jīng)從早先的每秒幾百兆比特發(fā)展到目前的每秒數(shù)十吉比特，直接增長(zhǎng)了百倍有余。如何將高速的載荷數(shù)據(jù)可靠地傳輸已成為衛(wèi)星數(shù)傳分系統(tǒng)的關(guān)鍵問題，傳統(tǒng)的RS422接口和LVDS接口已經(jīng)無法滿足單機(jī)的需求。通過增加路數(shù)來實(shí)現(xiàn)載荷數(shù)據(jù)傳輸速率，極大地增加了生成成本，浪費(fèi)了設(shè)計(jì)生產(chǎn)資源，同時(shí)多位寬并行數(shù)據(jù)傳輸?shù)姆绞绞芡饨绺蓴_性較大，信號(hào)通過底板之后時(shí)延較大，信號(hào)同步性較差，導(dǎo)致數(shù)據(jù)傳輸不可靠[1]。TLK2711是基于SERDES的高速串行技術(shù)，將時(shí)鐘和數(shù)據(jù)合并一起通過差分信號(hào)傳輸，并采用時(shí)鐘恢復(fù)技術(shù)，增強(qiáng)了抗干擾能力，同時(shí)解決了信號(hào)時(shí)鐘偏移問題，單路串行傳輸速率高達(dá)2.5Gbit/s。本文在研究TLK2711基本屬性和工作原理的基礎(chǔ)上，提出一種基于高速SERDES接口芯片TLK2711的應(yīng)用設(shè)計(jì)。同時(shí)結(jié)合實(shí)際應(yīng)用情況，對(duì)實(shí)際應(yīng)用過程中遇到的收發(fā)問題進(jìn)行分析與探討[2]。

1 TLK2711工作原理

TLK2711是千兆高速收發(fā)器件，是一種物理層接口器件，主要完成接收高速串行數(shù)據(jù)轉(zhuǎn)為低速并行數(shù)據(jù)以及發(fā)送低速并行數(shù)據(jù)轉(zhuǎn)為高速串行數(shù)據(jù)的功能，其發(fā)送接口和接收接口可獨(dú)立使用（單工通信），也可同時(shí)使用（雙工通信），可應(yīng)用于點(diǎn)對(duì)點(diǎn)超高速的雙向傳輸系統(tǒng)中。TLK2711的工作原理框圖如圖一所示，TKLSB和TKMSB為K碼發(fā)生器的發(fā)送控制信號(hào)，分別表示發(fā)送數(shù)據(jù)的低8bit和高8bit是數(shù)據(jù)還是K碼，通常兩者結(jié)合使用，TXCLK為發(fā)送端外部參考輸入時(shí)鐘，數(shù)據(jù)發(fā)送時(shí)，在TXCLK的上升沿給與有效的TXD[15:0]，然后通過差分高速通道進(jìn)行8B/10B編碼，串行化后順序輸出[3]。此時(shí)時(shí)鐘綜合器將參考時(shí)鐘（TXCLK）10倍頻。產(chǎn)生Bit時(shí)鐘，Bit時(shí)鐘用于串行器內(nèi)部的并行轉(zhuǎn)串行移位寄存器，寄存器在Bit時(shí)鐘的上升沿和下降沿都會(huì)發(fā)送數(shù)據(jù)，所以串行數(shù)據(jù)的速率是參考時(shí)鐘（TXCLK）的20倍。同樣，RKLSB和RKMSB也是K碼指示信號(hào)，指示接收到的低8bit和高8bit是數(shù)據(jù)還是K碼，RXTLK為接收恢復(fù)的時(shí)鐘信號(hào)，接收經(jīng)過編碼后的串行數(shù)據(jù)，內(nèi)插器和時(shí)鐘恢復(fù)電路鎖定數(shù)據(jù)流，提取出比特率時(shí)鐘?；謴?fù)的時(shí)鐘用于重新計(jì)時(shí)數(shù)據(jù)流。然后將串行數(shù)據(jù)對(duì)齊到兩個(gè)10位碼字的邊界，開始進(jìn)行8B/10B編碼，并在與提取時(shí)鐘RXCLK同步的16位并行總線上輸出數(shù)據(jù)。先低位后高位[4]。

TLK2711的基本屬性具體如下：

（1）支持1.6Gbps到2.7Gbps的串行數(shù)據(jù)率，提供超過2.16Gbps的信號(hào)帶寬；

（2）采用68芯陶瓷絕緣封裝，支持熱插拔保護(hù)；

（3）采用2.5V供電，小于500mW的低處理功耗；

（4）支持片內(nèi)8B/10B編解碼和逗號(hào)對(duì)齊（Comma Alignment）；

（5）串行輸出可以編程設(shè)置預(yù)加重，對(duì)高頻分量進(jìn)行補(bǔ)償；

（6）接收差分輸入門限最低可達(dá)200mV；

（7）輸入低速參考時(shí)鐘，片內(nèi)PLL提供時(shí)鐘合成（倍頻）；

（8）工業(yè)級(jí)溫度范圍（-40°～85°），軍用級(jí)溫度范圍（-55°～125°）。

2 實(shí)際應(yīng)用問題分析

衛(wèi)星載荷數(shù)據(jù)路由系統(tǒng)TLK2711接口芯片采用收發(fā)一體方式設(shè)計(jì)，即同一片TLK2711接口芯片既有數(shù)據(jù)輸入又有數(shù)據(jù)輸出，且數(shù)據(jù)輸入和數(shù)據(jù)輸出在不同接插件，系統(tǒng)框圖如圖1所示。

圖1 多通道高速串行數(shù)據(jù)路由系統(tǒng)框圖

路由系統(tǒng)TLK2711接口采用交流耦合設(shè)計(jì)，輸入輸出接口均為差分模擬電路，輸入輸出之間匹配阻抗要求如圖2所示，在輸入和輸出接口之間需形成100Ω的匹配電路。

圖2 TLK2711輸入輸出連接示意圖

實(shí)際應(yīng)用時(shí)，路由系統(tǒng)僅接輸入端載荷數(shù)據(jù)，輸出端懸空，導(dǎo)致輸入輸出未形成有效匹配回路。在通電后輸出端依然有高速差分?jǐn)?shù)據(jù)輸出，在TLK2711差分對(duì)之間等效電阻無窮，對(duì)芯片輸出端信號(hào)形成反射式噪聲干擾，導(dǎo)致輸出時(shí)鐘TX_CLK可能受到擾動(dòng)，而輸入端RX_CLK解析時(shí)鐘的參考時(shí)鐘正是發(fā)送端時(shí)鐘，導(dǎo)致反射的噪聲影響到輸入端時(shí)鐘，影響解析數(shù)據(jù)，導(dǎo)致接收端遙測(cè)錯(cuò)誤[5-6]。

TLK2711芯片的發(fā)送時(shí)鐘對(duì)時(shí)鐘穩(wěn)定度要求為±100PPM，在受到反射噪聲干擾時(shí)容易發(fā)生擾動(dòng)，造成數(shù)據(jù)錯(cuò)誤。

3 仿真驗(yàn)證

3.1 閉環(huán)仿真

對(duì)TLK2711收發(fā)電路進(jìn)行電路仿真，建立收發(fā)一體鏈路模型如圖3所示，在發(fā)送端和接收端之間加上100Ω匹配電路形成收發(fā)回路。

圖3 回環(huán)測(cè)試圖

模擬電路發(fā)送端波形如圖4所示：

圖4 發(fā)送端波形

模擬電路接收端波形如圖5所示：

圖5 接收端波形

3.2 未閉環(huán)仿真

對(duì)TLK2711收發(fā)電路進(jìn)行電路仿真，建立無后端負(fù)載仿真電路，如圖6所示：

圖6 開路測(cè)試

模擬電路發(fā)送端波形如圖7所示：

圖7 發(fā)送端波形

3.3 仿真說明

（1）對(duì)于TLK2711的差分輸入輸出端而言，其差分信號(hào)是兩個(gè)單端信號(hào)的差值，本質(zhì)上兩個(gè)單端信號(hào)（P端、N端）的擺幅均以芯片地為參考，通過芯片地回流；

圖8 發(fā)送端波形說明圖

（2）高速差分的兩個(gè)單端信號(hào)都會(huì)通過芯片的地管腳回流，100MHz并行時(shí)鐘也要通過地回流，如圖9所示；

圖9 印制板分析說明圖

（3）當(dāng)差分端由于信號(hào)沒有匹配產(chǎn)生噪聲，此反射噪聲反射回到輸出端接口后，此時(shí)輸出端口為低阻抗，與地之間有回路，芯片地上即產(chǎn)生了噪聲波形，參考地電平非理想的0并且有抖動(dòng)；

（4）100MHz時(shí)鐘通過芯片地回流，以芯片地為參考，此時(shí)芯片地電平非0且有抖動(dòng)（即參考有抖動(dòng)），導(dǎo)致發(fā)送時(shí)鐘產(chǎn)生抖動(dòng)。

圖10 抖動(dòng)分析說明圖

3.4 仿真結(jié)論

（1）在正確建立TLK2711輸入輸出匹配鏈路后形成閉環(huán)鏈路，無反射噪聲影響波形平滑、無抖動(dòng)；

（2）僅接輸出端時(shí)，TLK2711數(shù)據(jù)在數(shù)據(jù)輸出時(shí)會(huì)產(chǎn)生較大的噪聲反射，產(chǎn)生抖動(dòng)影響信號(hào)質(zhì)量，對(duì)輸入信號(hào)產(chǎn)生影響。

4 實(shí)際應(yīng)用總結(jié)

4.1 數(shù)據(jù)發(fā)送與接收

在TLK2711只做接收端使用時(shí)，TTL數(shù)據(jù)輸出端作為CMOS芯片輸入端捕捉信號(hào)能力很強(qiáng)，容易受到周圍信號(hào)干擾，甚至擊穿場(chǎng)效應(yīng)管，所以不能懸空，且需要固定輸入，該固定輸入可以用固定上下拉電阻設(shè)置，也可以由FPGA設(shè)置。輸出單端差分的P端和N端懸空，禁止與外圍接插件連接，斷開外界因匹配性問題產(chǎn)生的反射噪聲[7]。

在TLK2711只做發(fā)送端使用時(shí)，TTL輸出數(shù)據(jù)為CMOS輸出端作為三態(tài)信號(hào)可以懸空，但建議斷開輸入差分端，同時(shí)將LCKREFN置0，將數(shù)據(jù)、時(shí)鐘、控制信號(hào)設(shè)置為高阻狀態(tài)，將TLK2711設(shè)計(jì)模式置為僅發(fā)送，目的是降低輸入端信號(hào)干擾，同時(shí)降低使用功耗[8]。

在TLK2711做收發(fā)一體使用時(shí)，需考慮傳輸鏈路的匹配阻抗，在發(fā)送端和接收端需滿足匹配阻抗回路，特別是輸入、輸出非同一接插件時(shí)需要將電纜連接以滿足鏈路匹配阻抗。如果輸出電纜不接，但輸出端差分對(duì)存在有效數(shù)據(jù)輸出時(shí)會(huì)產(chǎn)生反射噪聲（此時(shí)發(fā)送端類似天線），影響輸出端對(duì)地參考電平抖動(dòng)，造成對(duì)發(fā)送時(shí)鐘影響，因此影響接收端時(shí)鐘。

4.2 時(shí)鐘選擇與設(shè)計(jì)

TLK2711發(fā)送端TXCLK作為芯片數(shù)據(jù)恢復(fù)時(shí)鐘的參考時(shí)鐘，經(jīng)過8B/10B和上下沿傳輸倍頻后時(shí)鐘將達(dá)到GHz級(jí)別，所以對(duì)時(shí)鐘精度和穩(wěn)定度要求很高。在晶振選擇時(shí)需要對(duì)供應(yīng)商在晶振抖動(dòng)和精度提出要求，時(shí)鐘頻率準(zhǔn)確度優(yōu)于10ppm，時(shí)鐘抖動(dòng)（峰－峰值）優(yōu)于40ps。

目前TLK2711發(fā)送時(shí)鐘設(shè)計(jì)有兩種形式，一是由FPGA輸出發(fā)送時(shí)鐘和發(fā)送數(shù)據(jù)，二是由晶振直接輸出時(shí)鐘到芯片發(fā)送端，而數(shù)據(jù)由FPGA做對(duì)齊處理后輸出到芯片端。這兩種方式都可以實(shí)現(xiàn)，但第一種對(duì)晶振的要求更高，但輸出時(shí)容易實(shí)現(xiàn)與數(shù)據(jù)的對(duì)齊，一致性比較好。第二種輸出的時(shí)鐘最穩(wěn)定和準(zhǔn)確，不會(huì)受到FPGA內(nèi)部寄存器或者布局布線影響，但在數(shù)據(jù)輸出時(shí)需要對(duì)鐘碼關(guān)系進(jìn)行調(diào)整。建議在時(shí)鐘設(shè)計(jì)時(shí)兩種方式都設(shè)計(jì)，優(yōu)先選擇第二種。

5 結(jié)語

本文針對(duì)航天應(yīng)用對(duì)高速SERDES接口芯片TLK2711進(jìn)行了應(yīng)用研究，提出了一種基于高速SERDES接口芯片TLK2711應(yīng)用設(shè)計(jì)的星載多通道高速串行數(shù)據(jù)路由系統(tǒng)，為衛(wèi)星數(shù)傳分系統(tǒng)數(shù)據(jù)路由提供了可行方案，并同時(shí)介紹了TLK2711的工作原理。然后對(duì)實(shí)際應(yīng)用過程中收發(fā)問題進(jìn)行了分析與仿真，得出僅接輸出端時(shí)TLK2711數(shù)據(jù)在數(shù)據(jù)輸出時(shí)會(huì)產(chǎn)生較大的噪聲反射，產(chǎn)生抖動(dòng)，影響信號(hào)質(zhì)量，對(duì)輸入信號(hào)產(chǎn)生影響。最后對(duì)路由系統(tǒng)TLK2711實(shí)際應(yīng)用進(jìn)行了總結(jié)，為后續(xù)衛(wèi)星TLK2711高速串行接口的應(yīng)用設(shè)計(jì)提供一定的參考。