硅漂移探測(cè)器時(shí)間分辨優(yōu)化仿真研究

虞 年 徐玉朋 蔡嚴(yán)克 祝宇軒 趙曉帆 陳 燦

1（中國(guó)科學(xué)院高能物理研究所 北京 100049）

2（中國(guó)科學(xué)院大學(xué) 北京 100049）

3（吉林大學(xué)物理學(xué)院 長(zhǎng)春 130012）

硅漂移探測(cè)器近年來在空間探測(cè)中得到廣泛應(yīng)用，例如風(fēng)云二號(hào)F 星［1］、火星科學(xué)實(shí)驗(yàn)室［2］（Mars Science Lab，MSL）和中子星內(nèi)部組分探索者［3］（Neutron Star Interior Composition Explorer，NICER）都搭載了SDD。早期SDD 主要用于探測(cè)入射粒子的位置信息［4］，之后又因其突出的能譜性能而被廣泛用于X射線熒光分析領(lǐng)域［5］。典型SDD的結(jié)構(gòu)如圖1所示，整體采用圓柱形結(jié)構(gòu)，上表面分布著一系列p+型同心環(huán)狀電極，在第一環(huán)和最后一環(huán)電極上加偏置電壓，通過片上集成的分壓電路在這些同心環(huán)上形成梯度電壓，使得探測(cè)器內(nèi)部產(chǎn)生漂移電場(chǎng)。上表面中心是讀出陽極，點(diǎn)狀陽極使得探測(cè)器電容很小并且獨(dú)立于探測(cè)器靈敏區(qū)面積，因此適用于高計(jì)數(shù)率、高能量分辨的能譜測(cè)量場(chǎng)合［6］。

入射粒子與SDD 靈敏區(qū)發(fā)生相互作用之后產(chǎn)生電荷包，在漂移電場(chǎng)的作用下，電荷包向陽極漂移并被收集形成輸出信號(hào)。由于環(huán)狀電極的屏蔽作用，電荷包在漂移過程中不會(huì)在陽極上感應(yīng)出電荷直至越過第一環(huán)電極，因此電荷包從產(chǎn)生位置到陽極附近存在一段漂移時(shí)間，漂移時(shí)間會(huì)隨著入射位置變化而改變，一般在μs·cm?1量級(jí)［7］，通常不能直接測(cè)量，其不確定性是影響SDD系統(tǒng)時(shí)間分辨的主要因素，并且隨著探測(cè)器面積增大時(shí)間分辨會(huì)顯著惡化。

圖1 典型硅漂移探測(cè)器結(jié)構(gòu)[6]Fig.1 Schematic diagram of a typical silicon drift detector[6]

1 時(shí)間分辨優(yōu)化方法

電荷包在向陽極漂移過程中會(huì)發(fā)生熱擴(kuò)散［8］。在能量沉積、工作溫度和外置偏壓保持不變的情況下，電荷包產(chǎn)生位置離陽極越遠(yuǎn)，到達(dá)陽極時(shí)的體積越大，陽極收集電荷時(shí)間越長(zhǎng)，電荷靈敏放大器（Charge Sensitive Amplifier，CSA）輸出信號(hào)的上升時(shí)間也越長(zhǎng)（如圖2 所示）。文獻(xiàn)［9］給出的測(cè)試結(jié)果顯示上升時(shí)間和漂移時(shí)間之間存在明顯的對(duì)應(yīng)關(guān)系，理論上可以通過直接測(cè)量上升時(shí)間得到電荷包的漂移時(shí)間。但是CSA 輸出信號(hào)上升時(shí)間較短且信噪比較差，直接采樣對(duì)模擬數(shù)字轉(zhuǎn)換器（Analog to Digital Converter，ADC）性能要求非常高。另外信號(hào)噪聲大，上升時(shí)間測(cè)量誤差也大，因此很難在實(shí)際測(cè)量中使用。

圖2 電荷靈敏放大器對(duì)不同輸入脈寬電流脈沖的響應(yīng)Fig.2 Response of the CSA with respect to current pulses with different pulse width

CSA輸出信號(hào)可以采用成形網(wǎng)絡(luò)進(jìn)行濾波處理來提高信噪比。相同電荷量、不同上升時(shí)間的信號(hào)經(jīng)過成形網(wǎng)絡(luò)后的幅值不同，上升時(shí)間越長(zhǎng)，成形脈沖幅度損失越大，這就是彈道虧損效應(yīng)，另外不同成形網(wǎng)絡(luò)對(duì)輸入信號(hào)上升時(shí)間的敏感程度也不同［10-11］。如果能找到兩種成形網(wǎng)絡(luò)，其中一種對(duì)輸入信號(hào)上升時(shí)間敏感，將其稱之為彈道虧損成形網(wǎng)絡(luò)（Ballistic Deficit Shaping，BDS）；另一種對(duì)上升時(shí)間不敏感，稱為彈道虧損免疫成形網(wǎng)絡(luò)（Ballistic Deficit Immunity Shaping，BDIS）。將兩種網(wǎng)絡(luò)對(duì)同一輸入信號(hào)的脈沖幅度比R定義為：

R將只依賴于輸入信號(hào)的上升時(shí)間，而與輸入信號(hào)的幅值無關(guān)。選擇合適的成形網(wǎng)絡(luò)和時(shí)間參數(shù)，通過幅度比可以顯著提高漂移時(shí)間的“測(cè)量”精度，使修正后的粒子到達(dá)時(shí)間分辨性能更好。

2 成形網(wǎng)絡(luò)選擇

成形網(wǎng)絡(luò)的選擇通常需要在最佳信噪比、彈道虧損效應(yīng)之間進(jìn)行折中。文獻(xiàn)［11］指出在常用的成形電路中，三角成形對(duì)CSA輸出信號(hào)擁有最好的濾波性能，并且對(duì)輸入信號(hào)的上升時(shí)間非常敏感，因此本文選用三角成形當(dāng)作BDS 網(wǎng)絡(luò)。若將三角成形的尖頂做平臺(tái)化處理后可以得到梯形成形，通過設(shè)置合適的參數(shù)，使梯形成形的平頂時(shí)間大于輸入信號(hào)的上升時(shí)間，就可以使得梯形成形對(duì)輸入信號(hào)上升時(shí)間免疫，而且依然擁有良好的濾波性能，因此可選用梯形成形作為BDIS網(wǎng)絡(luò)。如圖3所示，本文定義從波形起始時(shí)刻到峰值時(shí)刻的時(shí)間為達(dá)峰時(shí)間tp，梯形頂部的平頂時(shí)間為tft，三角成形和梯形成形的脈沖寬度分為2tp和2tp+tft。圖3 中三角成形和梯形成形的達(dá)峰時(shí)間一致，但考慮到成形時(shí)間越短，脈沖幅度損失越明顯，因此本文設(shè)置三角成形的達(dá)峰時(shí)間小于梯形成形。三角和梯形成形算法具有處理過程簡(jiǎn)單，成形速度快，成形后脈沖寬度窄，成形參數(shù)可調(diào)，線性良好等特點(diǎn)，滿足脈沖堆積概率低、基線偏移小、噪聲抑制強(qiáng)等特點(diǎn)［12］，并且數(shù)字化算法易于在現(xiàn)場(chǎng)可編程邏輯門陣列（Field Programmable Gate Array，F(xiàn)PGA）中實(shí)現(xiàn)。

圖3 成形網(wǎng)絡(luò)參數(shù)定義Fig.3 Parameters definition of shaping network

3 信號(hào)鏈建模仿真

SDD 讀出信號(hào)鏈的基本組成包括：CSA、RC 微分器、ADC波形采樣模塊、FPGA數(shù)字濾波模塊和數(shù)據(jù)獲取儲(chǔ)存單元。由于SDD存在暗電流，CSA輸出的波形是一個(gè)個(gè)小的準(zhǔn)階躍脈沖信號(hào)（有效信號(hào)）疊加在緩慢增長(zhǎng)的斜坡信號(hào)（暗電流信號(hào)）之上。由于有效信號(hào)的幅度值比斜坡信號(hào)小兩個(gè)數(shù)量級(jí)左右，考慮ADC 采樣精度，一般先將CSA 輸出信號(hào)經(jīng)過RC 微分電路，濾除掉暗電流成分，同時(shí)將有效信號(hào)整形為指數(shù)衰減波形。然后將指數(shù)衰減信號(hào)進(jìn)行適當(dāng)放大后送給ADC 進(jìn)行波形全采樣，再送入FPGA進(jìn)行數(shù)字濾波處理。三角和梯形成形的傳遞函數(shù)為［13］：

式中：τ為RC微分電路的時(shí)間常數(shù)；Ts為采樣周期；na=tp/Ts；nb=（tp+tft）/Ts。

得到傳遞函數(shù)之后就可以利用軟件進(jìn)行仿真，考慮在數(shù)字化處理中截?cái)?、舍入的影響以及后續(xù)硬件描述語言的轉(zhuǎn)換，本文采用Matlab/Simulink 中自帶模塊和System Generator 中Xilinx 模塊搭建系統(tǒng)進(jìn)行聯(lián)合仿真。

3.1 脈沖產(chǎn)生模塊

利用一個(gè)矩形脈沖產(chǎn)生器和一個(gè)積分器就可以模擬SDD和CSA系統(tǒng)，矩形脈沖經(jīng)過積分之后就會(huì)產(chǎn)生一個(gè)上升時(shí)間正比于脈沖寬度的準(zhǔn)階躍信號(hào)，改變矩形脈沖的寬度可得到不同的上升時(shí)間，以此來模擬探測(cè)器漂移時(shí)間的影響。再用零極點(diǎn)模塊模擬RC微分器，產(chǎn)生指數(shù)衰減信號(hào)，該模塊的輸出波形如圖4所示。

圖4 脈沖產(chǎn)生模塊的組成和輸出波形Fig.4 Composition of the pulse generation module and output waveforms

3.2 ADC模塊

ADC 的分辨率和采樣率是影響采樣精度的主要因素。核脈沖信號(hào)前沿非常陡峭又具有隨機(jī)性，因而ADC 不能保證恰好采集到信號(hào)峰值。如圖5所示，VSa是ADC 采集到的最大值，Vmax是指數(shù)信號(hào)的最大值，ΔVmax是VSa和Vmax差值的最大值，其表達(dá)式為式中：τ是微分器時(shí)間常數(shù)；fSa是ADC 采樣頻率。由此可知采樣率越高，峰值采樣誤差越小。假設(shè)由ADC 分辨率和采樣率貢獻(xiàn)的噪聲均方根（Root Mean Square，RMS）分別σN和σSa，則總噪聲本文對(duì)σADC進(jìn)行了數(shù)值計(jì)算，結(jié)果如圖6 所示，其中縱坐標(biāo)為σADC與入射粒子能量E的比值，橫坐標(biāo)為ADC 的采樣率，不同曲線代表不同的分辨率，ADC 能量測(cè)量范圍為0～15 keV。圖6 中橫向虛線代表SDD 和低噪聲CSA總讀出噪聲值，其等效噪聲電荷RMS可以做到 5 個(gè)電子［14］，ADC 貢獻(xiàn)的噪聲需要低于此噪聲線。

圖5 波形采樣示意圖Fig.5 Schematic diagram of waveform sampling

圖6 理想ADC總噪聲隨采樣率和分辨率的變化Fig.6 Total noise of an ideal ADC varies with the sampling rate and resolution

利用Simulink自帶的模塊對(duì)ADC進(jìn)行建模，該模塊主要包括零階保持器、理想ADC 量化器、移位算法器和數(shù)據(jù)類型轉(zhuǎn)換器。零階保持器在時(shí)鐘上升沿對(duì)輸入信號(hào)進(jìn)行全精度采樣并保持到下一個(gè)時(shí)鐘上升沿，其采樣頻率設(shè)置為50 MHz。理想ADC 量化器將存儲(chǔ)在零階保持器中的全精度值轉(zhuǎn)換為最接近的量化數(shù)，量化器的精度設(shè)置為12 bit。移位算法器和數(shù)據(jù)類型轉(zhuǎn)換器將量化器輸出的二進(jìn)制整數(shù)轉(zhuǎn)換為符合要求的定點(diǎn)數(shù)。

3.3 成形模塊

從三角成形和梯形成形的傳遞函數(shù)可知，該系統(tǒng)為無限沖擊響應(yīng)系統(tǒng)，為了避免截?cái)嗪蜕崛胝`差的積累，故選用級(jí)聯(lián)結(jié)構(gòu)來實(shí)現(xiàn)：

式（4）是梯形成形傳遞函數(shù)的級(jí)聯(lián)形式，三角成形級(jí)聯(lián)結(jié)構(gòu)與之類似。梯形成形系統(tǒng)的級(jí)聯(lián)結(jié)構(gòu)圖如圖7 所示。H1(z)是將輸入延遲一個(gè)時(shí)鐘周期后與常數(shù)做乘法運(yùn)算，再和原輸入做差，這相當(dāng)于把疊加的指數(shù)衰減信號(hào)整形成為一個(gè)個(gè)沖擊脈沖，達(dá)到去除尾部的目的。H2(z)與H3(z)結(jié)構(gòu)類似，可看成先對(duì)輸入做累加運(yùn)算，然后將累加結(jié)果延遲na或nb個(gè)時(shí)鐘周期，再將延遲結(jié)果與累加結(jié)果做差，沖擊脈沖通過H2(z)和H3(z)處理之后就產(chǎn)生了梯形輪廓。H4(z)是將輸入延遲一個(gè)時(shí)鐘周期后與常數(shù)1/na做乘法運(yùn)算，經(jīng)過H4(z)處理之后就形成了上升、下降沿完全對(duì)稱的等腰梯形結(jié)構(gòu)。

圖7 梯形成形算法的級(jí)聯(lián)結(jié)構(gòu)圖Fig.7 Block diagram of the trapezoidal shaping algorithm

4 結(jié)果分析

4.1 脈沖幅度比仿真

上文闡述了漂移時(shí)間測(cè)量的原理，其中關(guān)鍵的是要求成形網(wǎng)絡(luò)的脈沖幅度比只與輸入信號(hào)的上升時(shí)間tr有關(guān)，而與輸入信號(hào)的幅度無關(guān)。為了檢驗(yàn)三角成形和梯形成形的脈沖幅度比是否符合上述要求，做了如下仿真：設(shè)置梯形成形的達(dá)峰時(shí)間tp=2 μs，平頂時(shí)間tft=0.2 μs，三角成形的達(dá)峰時(shí)間tp=0.2 μs，ADC 模塊的采樣率為 50 MHz，分辨率為12 bit，RC微分器的時(shí)間常數(shù)為5 μs。在此條件下分別選取了 3 個(gè)典型的上升時(shí)間：10 ns、50 ns 和100 ns。在不同上升時(shí)間下改變輸入信號(hào)的幅值，0.1～1 V，步長(zhǎng)為0.1 V。仿真結(jié)果如表1 所示，由于ADC 位數(shù)有限，仿真得到的幅度值存在量化誤差，因此表中不同上升時(shí)間下的R值略有波動(dòng)，其相對(duì)誤差最大值為5.7×10?4。在誤差允許范圍內(nèi)，可認(rèn)為R值只與上升時(shí)間有關(guān)，與輸入幅度無關(guān)，這與預(yù)期相符合。

表1 不同上升時(shí)間下脈沖幅度比與輸入幅度的關(guān)系Table 1 Relationship between pulse amplitude ratio and input signal amplitude at different rising time

4.2 脈沖幅度比誤差分析

根據(jù)式（1）可得到脈沖幅度比標(biāo)準(zhǔn)誤差σR的表達(dá)式：

式中：Vtriangle、σVtriangle和Vtrapezoidal、σVtrapezoidal分別是三角脈沖和梯形脈沖的幅值和標(biāo)準(zhǔn)誤差。

由式（5）可知σR主要決定于成形網(wǎng)絡(luò)輸出信噪比，其中噪聲主要來源于SDD和CSA組成的前級(jí)系統(tǒng)。對(duì)于同一成形網(wǎng)絡(luò)，入射粒子的能量越高，R的測(cè)量誤差越小。對(duì)于相同能量的入射粒子，成形網(wǎng)絡(luò)的濾波效果越好，R的測(cè)量誤差越小。成形網(wǎng)絡(luò)的濾波效果主要取決于它的成形時(shí)間，通常需要在實(shí)測(cè)中優(yōu)化成形時(shí)間。對(duì)于SDD前級(jí)系統(tǒng)，后端成形網(wǎng)絡(luò)的成形時(shí)間一般為幾微秒。本文將梯形成形的達(dá)峰時(shí)間選為2 μs。三角成形的達(dá)峰時(shí)間越短，脈沖幅度損失越明顯，但是較短的達(dá)峰時(shí)間會(huì)使噪聲變大，影響脈沖幅度比測(cè)量精度，綜上考慮將其達(dá)峰時(shí)間選為0.2 μs。

為了評(píng)估此參數(shù)下三角成形和梯形成形的濾波效果，進(jìn)行了如下仿真：在脈沖產(chǎn)生模塊中加入白噪聲，輸入信號(hào)幅值為0.8 V，噪聲RMS 為0.01 V。仿真了10萬個(gè)脈沖，輸入輸出波形如圖8所示，圖8中指數(shù)衰減波形是加入白噪聲后的輸入信號(hào)。統(tǒng)計(jì)得到三角脈沖幅度均值為0.717 2 V，標(biāo)準(zhǔn)差為4.25×10?3V，梯形脈沖幅度均值為0.796 7 V，標(biāo)準(zhǔn)差為1.45×10?3V?？梢娦盘?hào)經(jīng)過成形網(wǎng)絡(luò)后信噪比得到了大幅改善。

圖8 加入白噪聲后的負(fù)指數(shù)輸入波形和成形網(wǎng)絡(luò)輸出波形Fig.8 Input exponential decay waveform with white noise and output waveform of shaping networks

4.3 漂移時(shí)間修正及其誤差估算

漂移時(shí)間和上升時(shí)間之間的關(guān)系與SDD 制造工藝、偏置電壓、工作溫度和CSA帶寬等有關(guān)，因而對(duì)于一款特定的SDD 和CSA，其漂移時(shí)間td和上升時(shí)間tr需要通過實(shí)測(cè)來確定。本文利用文獻(xiàn)［9］測(cè)試得到的td和tr的數(shù)據(jù)點(diǎn)進(jìn)行擬合，擬合結(jié)果如圖9（a）所示，得到漂移時(shí)間誤差σtd與上升時(shí)間誤差σtr的關(guān)系。然后仿真得到脈沖幅度比R和tr之間的關(guān)系并對(duì)這些數(shù)據(jù)點(diǎn)進(jìn)行擬合，擬合結(jié)果如圖9（b）所示，得到σtr和脈沖幅度比誤差σR之間的關(guān)系。再對(duì)σR進(jìn)行估算：對(duì)于現(xiàn)在商用的SDD，在達(dá)峰時(shí)間為0.2 μs 的情況下，等效噪聲能量RMS 約 25 eV［15-16］。為了保守估算，本文設(shè)定三角成形輸出噪聲RMS為50 eV，則梯形成形輸出噪聲RMS約為15 eV。設(shè)置上升時(shí)間tr=50 ns，入射粒子能量E=5.9 keV，根據(jù)式（5）可以計(jì)算得到σR=7.79×10?3，最后根據(jù)誤差傳遞關(guān)系得到σtd=26 ns。根據(jù)文獻(xiàn)［9］中SDD 漂移時(shí)間和入射光子位置的關(guān)系，假設(shè)光子均勻入射到半徑為2 mm 的SDD 上，由入射位置不確定性造成漂移時(shí)間的均方根約為240 ns。對(duì)比二者可以發(fā)現(xiàn)，通過脈沖幅度比得到漂移時(shí)間可以很好地提升SDD的時(shí)間分辨性能。

圖9 文獻(xiàn)[9]測(cè)試得到的漂移時(shí)間和上升時(shí)間的關(guān)系(a)，仿真得到的上升時(shí)間和脈沖幅度比的關(guān)系(b)Fig.9 Relationship between drift time and rising time in Ref.[9](a),and relationship between rising time and pulse amplitude ratio obtained by simulation(b)

5 結(jié)語

SDD 中電荷包的漂移時(shí)間隨著粒子入射位置改變而發(fā)生變化，漂移時(shí)間的不確定性是影響SDD系統(tǒng)時(shí)間分辨的主要因素。本文利用三角成形和梯形成形信號(hào)的脈沖幅度比來確定電荷包的漂移時(shí)間。SDD 和CSA 組成的前級(jí)系統(tǒng)的電子學(xué)噪聲是脈沖幅度比測(cè)量誤差的主要來源，提高成形網(wǎng)絡(luò)的信噪比可以提高脈沖幅度比的測(cè)量精度，從而減少漂移時(shí)間測(cè)量誤差。仿真得到漂移時(shí)間誤差的典型值為σtd=26 ns @tr=50 ns，這將SDD 時(shí)間分辨提高了一個(gè)數(shù)量級(jí)。后續(xù)將完成脈沖幅度比方案的硬件設(shè)計(jì)和測(cè)試工作，得到SDD系統(tǒng)的時(shí)間分辨性能。