應(yīng)用于高速數(shù)據(jù)采集系統(tǒng)的超低抖動(dòng)時(shí)鐘電路

李海濤 ，李斌康 ，2，阮林波 ，2，田 耕 ，2，張雁霞 ，2

（1.西北核技術(shù)研究所，西安，710024；2.強(qiáng)脈沖輻射環(huán)境模擬與效應(yīng)國家重點(diǎn)實(shí)驗(yàn)室，西安，710024）

引 言

近些年來，國內(nèi)對(duì)高速數(shù)據(jù)采集系統(tǒng)的研究如火如荼，取得很多的成果。在高速數(shù)據(jù)采集系統(tǒng)中，有幾個(gè)性能經(jīng)常被比較提出，包括：模擬輸入帶寬、采樣率、分辨率、有效位和存儲(chǔ)深度等，前4 個(gè)指標(biāo)主要由數(shù)據(jù)采集系統(tǒng)前端來決定（數(shù)字增強(qiáng)型的輸入帶寬、數(shù)字增強(qiáng)型的分辨率和數(shù)字增強(qiáng)型的有效位不在討論之列）。數(shù)據(jù)采集系統(tǒng)的前端主要包括了前端模擬信號(hào)調(diào)理電路、模擬數(shù)字轉(zhuǎn)換器（Analog to digital converter, ADC）、超低抖動(dòng)時(shí)鐘產(chǎn)生電路等。

目前，很多應(yīng)用場(chǎng)合都使用具有高采集率、高分辨率的ADC，為充分利用ADC 的帶寬、采樣率、分辨率和有效位等性能，必須為ADC 選擇極低噪聲的模擬信號(hào)調(diào)理電路、超低抖動(dòng)的時(shí)鐘產(chǎn)生電路和超低紋波電源產(chǎn)生電路等。以下將重點(diǎn)討論ADC 的有效位指標(biāo)，影響ADC 的有效位（Effective number of bits，ENOB）的因素很多，包括 ADC 自身因素（ADC 的孔徑抖動(dòng)（Aperture jitter）、ADC 的量化噪聲（Quantization noise）、ADC 的非線性等、模擬輸入信號(hào)噪聲、采樣時(shí)鐘抖動(dòng)、電源紋波噪聲等，信噪比（Signal to noise ration, SNR）具體可參考式（1），該公式的描述中未體現(xiàn)電源紋波噪聲，或者已經(jīng)將電源紋波噪聲等效在其他因素中[1?5]。

式中：fin為滿量程（ADC 輸入量程）模擬輸入的標(biāo)準(zhǔn)正弦波頻率；tjrms為ADC 的孔徑抖動(dòng)和采樣時(shí)鐘抖動(dòng)的均方根值；ε為ADC 的非線性，包含了積分非線性和微分非線性；N為ADC 量化位數(shù)；VNOISErms為模擬輸入噪聲。在模擬輸入滿量程（不考慮幅度修正問題）且tjrms=0、ε=0、VNOISErms=0 的情況下，僅考慮ADC 量化噪聲貢獻(xiàn)，得到ADC 的理想信噪比為

式中信納比(Signal to noise and distortion ratio，SINAD)為信號(hào)功率與噪聲、諧波功率之比；ENOB 為ADC 的實(shí)際有效位數(shù)。

在模擬輸入滿量程且ε=0、VNOISErms=0 的情況下，將量化噪聲等效到tjrms中，得到僅由抖動(dòng)貢獻(xiàn)的SINAD（如式（3））[6]。此處亦可以考慮成將其余因素全部等效為抖動(dòng)tjrms的貢獻(xiàn)，則

在模擬輸入滿量程且tjrms=0、VNOISErms=0 的情況下，將量化噪聲等效到ε中，得到僅由非線性動(dòng)貢獻(xiàn)的SINAD（如式（4））。此處亦可以考慮成，將其余因素全部等效為非線性ε的貢獻(xiàn)。

可以看到，fin、tjrms、ε、VNOISErms與外部輸入相關(guān)，可以通過降低采樣時(shí)鐘抖動(dòng)、降低電源噪聲和提高模擬輸入信號(hào)品質(zhì)等途徑，提高ADC 的有效位數(shù)ENOB[7]。應(yīng)用舉例：在輸入信號(hào)頻率fin=125 MHz且要求ADC 有效位ENOB=10 bits 情況下，根據(jù)式（2，3）得到：等效抖動(dòng)tjrms=1.02 ps，此處的等效抖動(dòng)包括了ADC 的自身因素和各種外界因素的貢獻(xiàn)，實(shí)際對(duì)采樣時(shí)鐘抖動(dòng)的要求更高。若在輸入信號(hào)頻率fin=125 MHz 且要求 ADC 有效位 ENOB=14 bits 情況下，根據(jù)式（2）和式（3）得到：等效抖動(dòng)tjrms=64 fs?？梢钥闯?，對(duì)于高頻輸入模擬信號(hào)且高有效位的ADC 設(shè)計(jì)，低抖動(dòng)的時(shí)鐘設(shè)計(jì)是一個(gè)關(guān)鍵，降低采樣時(shí)鐘抖動(dòng)，不僅能夠提高ADC 有效位ENOB，還能夠提高ADC 的模擬輸入帶寬[8]。

1 時(shí)鐘相位噪聲和時(shí)鐘抖動(dòng)

數(shù)據(jù)采集系統(tǒng)中經(jīng)常提到的時(shí)鐘相位噪聲和時(shí)鐘抖動(dòng)指標(biāo)，兩者是同一項(xiàng)時(shí)鐘性能在頻域和時(shí)域的不同表現(xiàn)形式，本質(zhì)是衡量時(shí)鐘短期穩(wěn)定性的指標(biāo)。時(shí)鐘的長期穩(wěn)定性使用頻率漂移（Frequency drift）來描述，其短期穩(wěn)定性使用時(shí)鐘抖動(dòng)（Clock jitter）或者時(shí)鐘相位噪聲（Clock phase noise）來描述[9?11]。

時(shí)鐘抖動(dòng)（Clock jitter）。表示時(shí)鐘抖動(dòng)的方法有多種[12]：周期抖動(dòng)（Period jitter）、周期到周期抖動(dòng)（Cycle to cycle jitter）、時(shí)間間隔誤差（Time interval error）等，其中周期抖動(dòng)比較常見。

相位噪聲。L(f)定義為在1 Hz 的帶寬劃分下，頻率fm處的功率與時(shí)鐘中心頻率f0（亦稱載波頻率fc）的功率之比，如式（5），一般用 dBc/Hz 表示[13]，有的文獻(xiàn)中將S(fm)寫成 PN(fm)，其中S代表頻譜（Spec?trum）；PN 代表相位噪聲，S(f)為時(shí)鐘的功率譜密度 (Power spectrum density，PSD)函數(shù)，單位為 W/Hz。

以下討論的時(shí)鐘抖動(dòng)指的是時(shí)鐘周期抖動(dòng)，將時(shí)鐘周期抖動(dòng)和相位噪聲關(guān)聯(lián)起來并進(jìn)行相互轉(zhuǎn)換，需要借助于相位抖動(dòng)（Phase jitter）。相位抖動(dòng)定義為相位噪聲功率譜密度上一定頻帶內(nèi)的相位噪聲能量總和，如式（6），單位弧度，式中，f1，f2為頻率積分區(qū)間的下限、上限。相位抖動(dòng)是一個(gè)頻域的概念，頻域的相位抖動(dòng)和時(shí)域的周期抖動(dòng)之間換算關(guān)系為

關(guān)于相位抖動(dòng)的頻率積分區(qū)間[f1，f2]，理論上講，積分區(qū)間下限f1應(yīng)該盡量低，f1為1 Hz、10 Hz 等，帶寬上限應(yīng)盡量高，f2為2f0、+∞。實(shí)際使用時(shí)，需要根據(jù)應(yīng)用場(chǎng)合調(diào)整頻率積分區(qū)間[12]，例如：光纖通道的時(shí)鐘抖動(dòng)的積分區(qū)間為[637 kHz,10 MHz]，10 GHz 以太網(wǎng)XAUI 中時(shí)鐘抖動(dòng)的積分區(qū)間為[1.875 MHz,20 MHz]，SATA/SAS 的時(shí)鐘抖動(dòng)的積分區(qū)間為[900 kHz,7 MHz][14]。

2 時(shí)鐘產(chǎn)生電路

根據(jù)以上理論分析，為了使ADC 芯片可以實(shí)現(xiàn)最佳性能，需要為其提供超低抖動(dòng)的時(shí)鐘信號(hào)。選用了HITTITE 公司（已被ADI 收購）的HMC1035LP6GE[15?17]（以下簡稱HMC1035）時(shí)鐘產(chǎn)生芯片（或稱為頻率綜合芯片），設(shè)計(jì)實(shí)現(xiàn)了超低抖動(dòng)時(shí)鐘產(chǎn)生電路，主要驗(yàn)證以下功能：（1）實(shí)現(xiàn)整數(shù)模式和小數(shù)模式下時(shí)鐘頻率輸出，比較兩者的時(shí)鐘抖動(dòng)。（2）整數(shù)模式下鑒相頻率（Phase detector frequency, PFD）對(duì)輸出時(shí)鐘抖動(dòng)的影響。（3）供電電源對(duì)HMC1035 輸出的影響等。HMC1035 工作在整數(shù)模式、50 MHz 輸入、2 500 MHz 輸出的時(shí)鐘抖動(dòng)典型值為 97 fs[12 kHz,20 MHz]，622.08 MHz 輸出的時(shí)鐘抖動(dòng)典型值為107 fs[12 kHz,20 MHz]。

圖1 為時(shí)鐘產(chǎn)生電路的原理圖。高穩(wěn)參考信號(hào)源采用的是 Crystek 公司的 CCHD?950?25?100M：輸出頻率為100 MHz[18]，實(shí)際測(cè)量其時(shí)鐘抖動(dòng)為135 fs[10 kHz,10 MHz]；高速信號(hào)扇出芯片采用HITTITE公司的HMC987LP5GE 芯片[19]，用于低噪聲時(shí)鐘分配，可以完成1∶9 扇出緩沖器功能。

PCB 設(shè)計(jì)采用了 4 層板結(jié)構(gòu)：L1（TOP，Signal）→L2（GND）→L3（Power）→L4（Bottom，Signal），F(xiàn)R?4 板材，1.6 mm 標(biāo)準(zhǔn)厚度。設(shè)計(jì)時(shí)，TOP 層、Bottom 層走線阻抗控制，單線特征阻抗50 Ω，差分線特征阻抗100 Ω，Top、Bottom 層表面鋪銅接地。電源設(shè)計(jì)采用外部電源供電，分析了2 種供電方式對(duì)HMC1035輸出頻率的影響。關(guān)于高速電路的電源去耦的設(shè)計(jì)，有很多專門的文章進(jìn)行論述[20?23]，這里不再贅述。

圖1 時(shí)鐘產(chǎn)生電路原理圖Fig.1 Block diagram of clock generation circuit

HMC1035 窄帶環(huán)路濾波的設(shè)計(jì)關(guān)系到PLL 的頻率鎖定和時(shí)鐘噪聲濾除[24?25]：寬帶濾波器有利于鎖定但不利于濾除噪聲，窄帶濾波器有利于濾除噪聲但不利于鎖定，最終使用器件手冊(cè)上給出的127 kHz 的無源四階低通環(huán)路濾波器。

需要特別指出的是，在工作時(shí)，高速芯片引腳的連接，除了給定的NC 引腳可以懸空之外，在芯片工作時(shí)需要使用的引腳，不推薦懸空，引腳一旦懸空，容易導(dǎo)致引腳狀態(tài)未知，影響系統(tǒng)的穩(wěn)定。設(shè)計(jì)的時(shí)鐘產(chǎn)生電路實(shí)物圖如圖2 所示。

圖2 時(shí)鐘產(chǎn)生電路實(shí)物Fig.2 Clock generating circuit photo

3 時(shí)鐘電路測(cè)試

時(shí)鐘抖動(dòng)測(cè)試儀器采用ROHDE&SCHWARZ 公司的FSW13 頻譜與信號(hào)分析儀，采用標(biāo)準(zhǔn)配件，在進(jìn)行頻譜分析時(shí)，積分區(qū)間[10 kHz,10 MHz]。

3.1 整數(shù)模式和小數(shù)模式下的時(shí)鐘抖動(dòng)比較

采用直流電壓源供電，直流電壓源型號(hào)Agilent E3631A，通過SPI 配置HMC1035 芯片，測(cè)量HMC1035 在整數(shù)模式和小數(shù)模式輸出時(shí)鐘的抖動(dòng)，其它工作條件都相同，得到表1。表1 中HMC1035 2500 MHz?50M Hz?integer 表示 HMC1035 頻率綜合芯片工作條件為整數(shù)模式、50 MHz 鑒相器（Phase detector，PD）頻率、2 500 MHz 壓控振蕩器（Voltage controlled oscillator，VCO）頻率。HMC1035 2 500 MHz?50 MHz?fractional 表示 HMC1035 頻率 綜 合芯片工作 條 件為小數(shù)模 式 、50 MHz PD 頻率、2 500 MHz VCO 頻率。測(cè)量得到高穩(wěn)參考信號(hào)輸出的100 MHz 對(duì)應(yīng)的時(shí)鐘抖動(dòng)典型值為135 fs（以下簡稱為100 MHz VCXO jitter），高速信號(hào)扇出后的100 MHz 信號(hào)時(shí)鐘抖動(dòng)典型值為152 fs（以下簡稱為HMC987 fanout jitter），以下表1 重復(fù)部分不再贅述。

表1 整數(shù)模式和小數(shù)模式對(duì)HMC1035 芯片輸出性能的影響Table 1 Comparison of integer mode and fractional mode on output performance of HMC1035 chip

整數(shù)模式下鎖相環(huán)（Phase lock loop, PLL）的輸出分頻率受限于PD 的頻率步進(jìn)。小數(shù)模式的優(yōu)點(diǎn)在于可以提高PLL 的輸出分辨率，顯著改善鎖定時(shí)間，但是小數(shù)模式下工作的PLL 的輸出雜散水平較高，影響時(shí)鐘抖動(dòng)指標(biāo)。可以看到：小數(shù)模式下的輸出時(shí)鐘抖動(dòng)明顯高于整數(shù)模式下的輸出時(shí)鐘抖動(dòng)[26?27]。原因在于整數(shù)模式下，不使用Σ?Δ 調(diào)制器，降低了引入的時(shí)鐘抖動(dòng)。按照抖動(dòng)的平方根值理論，可以看到Σ?Δ 調(diào)制器的抖動(dòng)貢獻(xiàn)約為(1232-982)0.5=74 fs（2 500 MHz 輸出頻率，單次，未考慮統(tǒng)計(jì)漲落）。此處同時(shí)給出2 488,622,77.76 MHz 的輸出時(shí)鐘抖動(dòng)測(cè)量值，是為了與手冊(cè)給出的典型值進(jìn)行對(duì)比。

3.2 整數(shù)模式下PD 工作頻率對(duì)時(shí)鐘抖動(dòng)的影響

采用直流電壓源供電，HMC1035 工作在整數(shù)模式下，PD 工作頻率為 100，50，10，1 MHz，測(cè)量輸出時(shí)鐘抖動(dòng)性能，結(jié)果如表2 所示，分析PD 工作頻率對(duì)輸出時(shí)鐘抖動(dòng)的影響。

表2 PD 工作頻率對(duì)HMC1035 芯片輸出性能的影響Table 2 Comparison of PD operating frequency on output performance of HMC1035 chip

PD 有2 個(gè)輸入端，一端接參考輸入頻率fxtal的R分頻，一端接VCO 工作頻率fVCO的N分頻。PD 穩(wěn)定工作在整數(shù)模式時(shí)，PD 無偏置，電流為0，此時(shí)，只需要考慮PD 工作頻率fPD對(duì)輸出時(shí)鐘抖動(dòng)的貢獻(xiàn)，fPD表示為

PD 將fVCO的N分頻的反饋頻率與輸入?yún)⒖碱l率的某一分頻形式進(jìn)行鑒相，輸出一個(gè)電流，經(jīng)過積分和外部環(huán)路濾波，產(chǎn)生一個(gè)電壓，這個(gè)電壓驅(qū)動(dòng)VCO 提高或者降低頻率，使PD 的輸出電流的等效電壓接近0，達(dá)到平衡。提高fPD，可以降低輸出時(shí)鐘相位噪聲，相位噪聲是在PD 的最高工作頻率上加20 logR，因此R越大，PD 工作頻率越低，相位噪聲越差，R增大一倍，相位噪聲降低3 dB，應(yīng)該使用可行的PD 最高工作頻率，但實(shí)際往往需要均衡[28?29]。文章表格描述的大部分HMC1035 的輸出時(shí)鐘抖動(dòng)都是基于50 MHz 的fPD，該fPD為器件手冊(cè)推薦工作頻率；但是fPD為100 MHz 時(shí)，HMC1035 的輸出時(shí)鐘抖動(dòng)指標(biāo)更優(yōu)，只是鎖定時(shí)間增加，功耗增加。

3.3 整數(shù)模式下供電電源對(duì)時(shí)鐘抖動(dòng)的影響

HMC1035 芯片在正常工作時(shí)，其功耗比較高，為保證PLL 的輸出性能，需要選擇好供電方式，并做好電源的去耦和PCB 散熱等工作。在保證電源去耦的前提下，分析了直流電壓源（Agilent E3631A）供電和DC/DC 開關(guān)電源（PTH08T240W）供電對(duì)PLL 芯片輸出性能的影響，如表3 所示。另外給出了直流電壓源供電時(shí)HMC1035 的典型相位噪聲曲線（圖3）。

表3 直流供電和DC/DC 電源供電對(duì)HMC1035 芯片輸出性能的影響Table 3 Comparison of DC power supply and DC/DC power supply on output performance of HMC1035 chip

可以看出，開關(guān)電源供電對(duì)整個(gè)系統(tǒng)的性能影響很大，不僅增加了HMC1035 的輸出時(shí)鐘抖動(dòng)，而且增加了信號(hào)路徑上的所有時(shí)鐘抖動(dòng)。開關(guān)電源供電對(duì)HMC1035 的輸出時(shí)鐘抖動(dòng)貢獻(xiàn)較大，預(yù)估約為90 fs（2 500 MHz 輸出頻率，單次，未考慮統(tǒng)計(jì)漲落），其貢獻(xiàn)主要來源于開關(guān)頻率及其高次諧波的影響。采用外部直流電壓源供電后，HMC1035 的輸出頻譜上，在300 kHz 的開關(guān)頻率附近依然有毛刺，如圖3 所示。這是因?yàn)?SPI 配置 HMC1035、HMC987 的工作狀態(tài)的芯片由開關(guān)電源供電，SPI 配置線路上未做好隔離處理，電源噪聲通過SPI 配置線路耦合到HMC1035 電路板上引起[30]。

圖3 HMC1035 的典型相位噪聲示意圖Fig.3 Typical phase noise of HMC1035

3.4 分析與討論

受限于測(cè)量儀器的指標(biāo)限制，本次實(shí)驗(yàn)給出的時(shí)鐘抖動(dòng)的積分區(qū)間為[10 kHz,10 MHz]，器件手冊(cè)給出的時(shí)鐘抖動(dòng)指標(biāo)的積分區(qū)間為[12 kHz,20 MHz]，根據(jù)測(cè)量得到的噪聲功率譜密度圖，可以從理論上推出積分區(qū)間[12 kHz,20 MHz]的時(shí)鐘抖動(dòng)[13]。

根據(jù)式（5），如圖3 所示，計(jì)算得到，在[10 kHz,12 kHz]區(qū)間，噪聲功率的貢獻(xiàn)約為 6×10-9dBc 量級(jí)；在[10 MHz,20 MHz]的區(qū)間，噪聲功率的貢獻(xiàn)約為6×10-8dBc 量級(jí)。大致計(jì)算得到，在[10 kHz,10 MHz]區(qū)間，噪聲功率總體為10-6dBc 量級(jí)。在[10 kHz,10 MHz]區(qū)間噪聲功率基礎(chǔ)上，減去[10 kHz,12 kHz]區(qū)間的噪聲功率貢獻(xiàn)，加上[10 MHz,20 MHz]區(qū)間的噪聲功率貢獻(xiàn)，得到[12 kHz,20 MHz]區(qū)間的時(shí)鐘抖動(dòng)數(shù)值?？梢远糠治?，[10 kHz,12 kHz]區(qū)間的噪聲功率和[10 MHz,20 MHz]區(qū)間的噪聲功率，相對(duì)于[10 kHz,10 MHz]區(qū)間的噪聲功率小很多，理論上講，[12 kHz,20 MHz]區(qū)間時(shí)鐘抖動(dòng)比[10 kHz,10 MHz]區(qū)間的時(shí)鐘抖動(dòng)指標(biāo)稍低一些，但相差無幾。

以ADS5400 為例說明超低抖動(dòng)時(shí)鐘在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用，ADS5400 孔徑抖動(dòng)aperture jitter 為 125 fsrms。當(dāng)fin=125 MHz，ENOB=10 bits 時(shí)，根據(jù)式（2，3），得出tjrms=1.02 ps[12 kHz,20 MHz]。與tjrms相比，ADC 的孔徑抖動(dòng)可以忽略，HMC1035 輸出采樣時(shí)鐘抖動(dòng)亦可以忽略，此處影響ADC 有效位的因素主要為模擬輸入噪聲和電源紋波噪聲等其他因素。當(dāng)fin=125 MHz，ENOB=14 bits 時(shí)，根據(jù)式（2，3），得出tjrms=64 fs[12 kHz,20 MHz]。與tjrms相比，ADC 的孔徑抖動(dòng)、HMC1035 輸出采樣時(shí)鐘抖動(dòng)已經(jīng)無法滿足要求。當(dāng)fin=1 250 MHz，ENOB=10 bits 時(shí)，根據(jù)式（2，3），得出tjrms=102 fs[12 kHz,20 MHz]，與tjrms相比，ADC 的孔徑抖動(dòng)、HMC1035 輸出采樣時(shí)鐘抖動(dòng)已經(jīng)無法有效滿足要求。同理，當(dāng)fin=1 250 MHz，ENOB=14 bits 時(shí)，根據(jù)式（2，3），得出tjrms=6.4 fs[12 kHz,20 MHz]，目前所知的ADC 芯片和時(shí)鐘產(chǎn)生電路都無法滿足要求，這種情況下，可以采用下變頻等方法對(duì)輸入高頻信號(hào)進(jìn)行下變頻之后采樣，降低對(duì)ADC 芯片和時(shí)鐘產(chǎn)生電路的要求。該方法在加速器的低電平控制（Low level radio frequency，LLRF）、數(shù)字移動(dòng)通信等場(chǎng)景中應(yīng)用廣泛。

可以看到，針對(duì)低頻輸入信號(hào)、對(duì)有效位要求不高等情況時(shí)，采樣時(shí)鐘抖動(dòng)對(duì)ADC 有效位的影響較小，甚至可以忽略，這時(shí)需要注意低噪聲的模擬信號(hào)調(diào)理電路設(shè)計(jì)和電源完整性設(shè)計(jì)等。針對(duì)高頻輸入信號(hào)、對(duì)有效位要求高等情況時(shí)，采樣時(shí)鐘抖動(dòng)對(duì)ADC 有效位的影響很大，需要精心設(shè)計(jì)采樣時(shí)鐘等以充分提高數(shù)據(jù)采集系統(tǒng)的模擬輸入帶寬和有效位。

4 結(jié)束語

本文分析了影響高速數(shù)據(jù)采集系統(tǒng)有效位和帶寬的因素，推導(dǎo)給出時(shí)鐘抖動(dòng)對(duì)有效位的影響。并且研究時(shí)鐘相位噪聲和時(shí)鐘抖動(dòng)之間的轉(zhuǎn)換關(guān)系，給出了理論依據(jù)和轉(zhuǎn)換過程。

高速數(shù)據(jù)采集系統(tǒng)是一個(gè)系統(tǒng)工程，需要設(shè)計(jì)極低噪聲的模擬信號(hào)調(diào)理電路、超低抖動(dòng)的時(shí)鐘產(chǎn)生電路、超低紋波電源產(chǎn)生電路等。針對(duì)高頻輸入信號(hào)進(jìn)行數(shù)據(jù)采集、對(duì)有效位要求高等情況，選擇合適的時(shí)鐘產(chǎn)生方式、獲取超低抖動(dòng)采樣時(shí)鐘尤其重要。