基于C單元的低開銷SEU加固鎖存器設(shè)計

余果　徐輝　施峰

摘 要：隨著集成電路工藝水平的提高，軟錯誤逐漸成為影響電路可靠性的主要因素.針對這種情況，提出了一種低開銷的SEU鎖存器加固結(jié)構(gòu).該結(jié)構(gòu)基于C單元加入了反饋回路來保證電路的可靠性和減少電路在功耗延時上的開銷.仿真結(jié)果證明了結(jié)構(gòu)設(shè)計的可靠性，對比于前人提出的經(jīng)典容錯結(jié)構(gòu)，本鎖存器設(shè)計在容錯能力上有了很大的進步，且大大減少了開銷.

關(guān)鍵詞：軟錯誤;加固鎖存器;單粒子翻轉(zhuǎn);低開銷

中圖分類號：TN47? 文獻標(biāo)識碼：A? 文章編號：1673-260X（2020）03-0049-03

集成電路在現(xiàn)今的科技高速發(fā)展下有了很大的進步，相對的，工藝進步也使得器件尺寸越來越小[1].而縮減的尺寸也導(dǎo)致了軟錯誤率（Soft Error Rate， SER）持續(xù)升高，軟錯誤逐漸成為影響電路可靠性的主要因素[2].而在存儲電路中軟錯誤主要表現(xiàn)為單粒子翻轉(zhuǎn)[3-4]（Single event upset， SEU），所以對于存儲電路中可能發(fā)生的SEU進行防護，也變得越發(fā)重要.本文設(shè)計了一種基于C單元的加固結(jié)構(gòu)，仿真表明其可以有效地容忍SEU，并且比過去的經(jīng)典結(jié)構(gòu)[5-9]減少了很多開銷.

1 相關(guān)結(jié)構(gòu)介紹

通過運用C單元[10]可以一定程度保持正確邏輯值的特性，本文設(shè)計了一種容錯鎖存結(jié)構(gòu).該結(jié)構(gòu)主要由三個C單元通過反饋回路的相互作用來完成對于整個電路的SEU防護.

1.1 C單元

C單元主要由四個CMOS晶體管構(gòu)成：兩個PMOS晶體管以及兩個NMOS晶體管，如圖1所示.MP1管接VDD，MN2管接GND.輸入A和輸入B分別接一個PMOS管和一個NMOS管.真值表如表1所示，當(dāng)輸入相同時，C單元相當(dāng)于一個反相器結(jié)構(gòu)，可以輸出與輸入相反的邏輯值;當(dāng)輸入不同時，晶體管關(guān)閉，輸出點浮空處于高阻態(tài)，保持前一狀態(tài)的邏輯值.

1.2 三模冗余鎖存器

電路結(jié)構(gòu)三模冗余結(jié)構(gòu)（triple modular redundancy， TMR）[5]是一種經(jīng)典的鎖存器加固結(jié)構(gòu).該結(jié)構(gòu)是由1個表決器電路和3個相同結(jié)構(gòu)的經(jīng)典靜態(tài)鎖存器結(jié)構(gòu)組成，如圖2所示.當(dāng)且僅當(dāng)三個標(biāo)準(zhǔn)鎖存器電路中，只有一個發(fā)生邏輯錯誤的情況下，可以通過表決電路屏蔽邏輯錯誤，輸出正確結(jié)果.但是一旦有兩個或者兩個以上的標(biāo)準(zhǔn)鎖存電路發(fā)生了邏輯錯誤，電路仍會輸出錯誤的值.電路中運用了TMR結(jié)構(gòu)，以及眾多晶體管組成的表決器，也同樣會導(dǎo)致鎖存器的功耗和面積開銷很大.

1.3 FERST鎖存器

鎖存器FERST[6]的電路結(jié)構(gòu)如圖3所示.該鎖存結(jié)構(gòu)通過三個C單元來容忍單粒子翻轉(zhuǎn).

SEU會使C單元的兩個輸入不同，但是不會影響到輸出節(jié)點Q的邏輯狀態(tài)，可以起到容忍的作用.而若節(jié)點對（N1、N2），（N3、N4），（N1、N4），（N2、N3）中任意反生節(jié)點對翻轉(zhuǎn)，將導(dǎo)致輸出節(jié)點Q的翻轉(zhuǎn).

1.4 提出的低開銷鎖存結(jié)構(gòu)

圖4為提出的低開銷容SEU鎖存結(jié)構(gòu).D代表該結(jié)構(gòu)的輸入信號，Q節(jié)點為結(jié)構(gòu)的輸出節(jié)點，CLK和CLKB為時鐘信號.第一個C單元C1由MP1、MP2、MN1和MN2組成，第二個C單元C2由MP3、MP4、MN3和MN4組成，第三個C單元C3由MP5、MP6、MN5和MN6組成.

當(dāng)CLK=1，CLKB=0時電路處于導(dǎo)通狀態(tài).此時輸入信號D通過第一個C單元C1經(jīng)過一個反向器將邏輯值傳播到輸出節(jié)點Q，電路輸出正確的邏輯值.

當(dāng)CLK=0，CLKB=1時電路處于鎖存狀態(tài).此時Q點，N1點和N2點保持導(dǎo)通狀態(tài)的邏輯值.Q點和N2點通過控制C單元C2保持N1點的邏輯值，Q點和N1點通過控制C3保持N2點的邏輯值，然后通過反饋回路再由N1和N2點來通過C1單元控制Q點的輸出.

2 故障注入和仿真分析

通過HSPICE仿真實驗，對防護電路進行SEU故障注入，實驗條件為：45nm的PTM工藝模型[11];工作電壓1.0V，溫度為25℃;時鐘頻率為500MHz;上升沿時間和下降沿時間為100ps、高低電平持續(xù)時間為900ps.圖5和圖6分別為輸入信號D=0和D=1情況下的SEU故障注入仿真波形圖.

當(dāng)對節(jié)點N1進行故障注入時，節(jié)點N1發(fā)生翻轉(zhuǎn)，邏輯值改變.C1單元的兩個輸入N1和N2不同，C1單元中的MP2或MN2關(guān)閉，Q點此時處于高阻態(tài)，保持其邏輯值.C3單元的兩個輸入Q和N1由于Q的邏輯值不變，所以C3單元輸出正確的邏輯值，C2單元的兩個輸入Q和N2不變，所以輸出的邏輯值將糾正N1點因為翻轉(zhuǎn)導(dǎo)致的錯誤邏輯值，電路將恢復(fù)正確的存儲狀態(tài).N2節(jié)點與N1節(jié)點在結(jié)構(gòu)上完全對稱，所以對N2節(jié)點的故障注入和N1類似.

當(dāng)對節(jié)點Q進行故障注入時，Q點發(fā)生翻轉(zhuǎn)并改變邏輯值.此時由于N1和N2的邏輯值未發(fā)生改變，所以C2和C3的輸出并未發(fā)生改變，即邏輯值的錯誤不會通過反饋影響到N1和N2節(jié)點.而Q點的邏輯錯誤將通過N1和N2節(jié)點的輸入經(jīng)過C1單元糾正.

相對于其他結(jié)構(gòu)，本結(jié)構(gòu)的優(yōu)點在于結(jié)構(gòu)的可靠性和各個可能影響鎖存器邏輯值的內(nèi)部節(jié)點的穩(wěn)定性.通過反饋將可能影響到邏輯值狀態(tài)的N1、N2和Q間接連接在一起相互作用，使得無論N1、N2或Q哪個發(fā)生了邏輯值翻轉(zhuǎn)都能通過其他節(jié)點糾正過來，不會在鎖存過程中存儲錯誤的邏輯值，也不會因為輸出節(jié)點可能發(fā)生錯誤而對邏輯值的正確性產(chǎn)生疑問.

3 性能評估

本文通過仿真實驗，與經(jīng)典的鎖存結(jié)構(gòu)三模冗余鎖存器（triple modular redundancy，TMR），F(xiàn)ERST鎖存器進行比較，來證明該結(jié)構(gòu)在功耗延時上的優(yōu)勢.

表2為三個結(jié)構(gòu)的功耗、延時以及功耗延時積（power delay product， PDP）比較，從表中可以看出提出的鎖存結(jié)構(gòu)在這些開銷上明顯是優(yōu)于另外的兩個經(jīng)典結(jié)構(gòu).

為了能夠更加準(zhǔn)確地顯示出本文相對于其他兩種結(jié)構(gòu)的優(yōu)勢，引入了以下公式：

△=（本文鎖存器-比較鎖存器）/比較鎖存器? （1）

將其計算的結(jié)果整理為表3.

表3中當(dāng)數(shù)值為負數(shù)時，代表本結(jié)構(gòu)對比于其他的鎖存器結(jié)構(gòu)所減少開銷的百分比;當(dāng)數(shù)值為正數(shù)時，代表本結(jié)構(gòu)對比于其他的鎖存器結(jié)構(gòu)所增加開銷的百分比.從表中可以很直觀地看出，提出的鎖存器在絕大部分開銷比上都占據(jù)優(yōu)勢.

設(shè)計的結(jié)構(gòu)之所以能夠大大減少PDP的開銷，原因在于設(shè)計鎖存器的時候巧妙地使鎖存器的反饋回路在導(dǎo)通狀態(tài)時候不會大幅度影響到鎖存器的正常傳輸延時，而且運用了鐘控門的設(shè)計，降低了功耗上的開銷，使得PDP大為降低.

5 結(jié)論

針對影響電路可靠性越發(fā)嚴重的軟錯誤問題，本文設(shè)計了一種基于C單元的低開銷鎖存器加固結(jié)構(gòu).仿真結(jié)果證明了結(jié)構(gòu)的可行性，并且提出的結(jié)構(gòu)不僅可以很好地防護電路免受SEU的影響，而且極大地減少了電路的開銷.

參考文獻：

〔1〕胡偉武，李國杰.納米級工藝對微處理器設(shè)計的挑戰(zhàn)[J].中國集成電路，2008，110（7）：10-24.

〔2〕S. I. Association. International Technology Roadmap for Semiconductors 2007[R].Tech. rep， 2007.

〔3〕Baumann R C. Radiation-induced soft errors in advanced semiconductor technologies[J]. IEEE Transactions on Device and Materials Reliability， 2005， 5（3）： 305-316.

〔4〕Zhu X W， Deng X W， Baumann R， et al. A quantitative assessment of charge collection efficiency of N+ and P+ diffusion areas in terrestrial neutron environment[J]. IEEE Transactions on Nuclear Science， 2007， 54（6）： 2156-2161.

〔5〕She X， Mcelvain K. Time multiplexed triple modular redundancy for single event upset mitigation [J] IEEE Trans. on Nuclear Science， 2009， 56（4）：2443-2448.

〔6〕Fazeli M， Patooghy A， Miremadi S G， et al. Feedback redundancy： a power efficient SEU-tolerant latch design for deep sub-micron technologies [C]// 37th Annual IEEE/IFIP International Conference on Dependable Systems and Networks. Edinburgh， UK： IEEE， 2007： 276-285.

〔7〕黃正峰，倪濤，易茂祥.一種低開銷加固鎖存器的設(shè)計[J].微電子學(xué)，2016，46（03）：387-392.

〔8〕黃正峰，倪濤，歐陽一鳴.容忍單粒子多節(jié)點翻轉(zhuǎn)的三?；ユi加固鎖存器[J].電子科技大學(xué)學(xué)報，2016，45（05）：750-756.

〔9〕Calinl T.， Nicolaidis M.， Velazco R. Upset hardened memory design for submicron CMOS technology [J].IEEE Trans. on Nuclear Science， 1996， 43（6）： 2874-2878.

〔10〕Nicolaidis M. Time redundancy based? soft-error tolerance to rescue nanometer technologies[C] //17th IEEE VLSI Test Symposium. Dana Point， CA， USA： IEEE， 1999：86-94.

〔11〕Predictive technology model for Spice [EB/OL]. http：//ptm.asu.Edu.