基于AD9154和FPGA的高速?gòu)?fù)雜雷達(dá)信號(hào)波形的設(shè)計(jì)

黃云青 張佳琦 白森

摘?要：在現(xiàn)代復(fù)雜雷達(dá)系統(tǒng)中，需要獲得大帶寬以及復(fù)雜的信號(hào)波形，因此對(duì)AD/DA器件的采樣率要求非常高。基于JESD204B傳輸協(xié)議的高速AD/DA器件相較于傳統(tǒng)LVDS協(xié)議的器件具有高采樣率及高傳輸速率等優(yōu)勢(shì)，可用于復(fù)雜雷達(dá)信號(hào)波形的產(chǎn)生。本文以Xilinx公司的ZC706開發(fā)板搭載的Zynq7000 FPGA為主控芯片，利用其高速串行接口與AD9154進(jìn)行數(shù)據(jù)傳輸，控制AD9154產(chǎn)生中心載頻1.8 GHz，跳頻頻點(diǎn)64個(gè)，合成帶寬512 MHz的脈間隨機(jī)跳頻雷達(dá)模擬信號(hào)及相應(yīng)的本振信號(hào)，用于算法仿真實(shí)驗(yàn)。

關(guān)鍵詞：JESD204B協(xié)議;高速串行接口;復(fù)雜波形;AD9154;FPGA

中圖分類號(hào)：TJ765文獻(xiàn)標(biāo)識(shí)碼：A文章編號(hào)：1673-5048（2020）01-0076-05

0?引言

當(dāng)前，雷達(dá)型空空導(dǎo)彈導(dǎo)引頭面臨如何有效抗干擾，尤其是抗拖曳式誘餌干擾的技術(shù)難題[1-2]。脈間頻率隨機(jī)捷變波形，也稱為隨機(jī)跳頻波形，該波形具有大合成帶寬以及高復(fù)雜度的特點(diǎn)，具有低截獲特性[3]。文獻(xiàn)[2]中指出脈間隨機(jī)跳頻波形是目前行業(yè)公認(rèn)的可有效對(duì)抗拖曳式干擾的雷達(dá)波形之一。

為在實(shí)驗(yàn)室進(jìn)行對(duì)脈間隨機(jī)跳頻波形的抗干擾驗(yàn)證實(shí)驗(yàn)，需要通過高性能的DAC產(chǎn)生復(fù)雜波形。文獻(xiàn)[4-5]驗(yàn)證了利用FPGA和高速AD產(chǎn)生的高速?gòu)?fù)雜波形功能和指標(biāo)上的可行性。因此，本文利用Xilinx Zynq7000系列的FPGA實(shí)現(xiàn)對(duì)AD9154的控制，通過將FPGA內(nèi)部RAM存儲(chǔ)基帶數(shù)據(jù)信息通過JESD204B高速接口傳輸給AD9154，經(jīng)AD9154 內(nèi)部NCO載頻調(diào)制，靈活產(chǎn)生了脈間隨機(jī)調(diào)頻波形。同時(shí)為進(jìn)一步提高對(duì)波形參數(shù)控制的靈活性，通過USB轉(zhuǎn)串口協(xié)議芯片，利用上位機(jī)向FPGA發(fā)送脈間跳頻的載頻信息，實(shí)現(xiàn)了對(duì)脈間隨機(jī)跳頻頻率參數(shù)的在線實(shí)時(shí)控制。解決了傳統(tǒng)DA及DDS器件無法產(chǎn)生該高復(fù)雜度波形的難題。

1?JESD204B協(xié)議簡(jiǎn)介

JESD204B接口是一個(gè)單向高速串行接口，定義了AD/DA器件與FPGA之間的高速串行數(shù)據(jù)傳輸協(xié)議[6]。該協(xié)議結(jié)構(gòu)分為：傳輸層、數(shù)據(jù)鏈路層、物理層[7]。通過將發(fā)送端的并行數(shù)據(jù)進(jìn)行幀格式轉(zhuǎn)換，加擾及并串轉(zhuǎn)換發(fā)送給接收端，接收端再進(jìn)行逆向操作恢復(fù)出原有數(shù)據(jù)。最大支持串行速率可達(dá)12.5 Gb/s[8-9]。

2?系統(tǒng)架構(gòu)設(shè)計(jì)

本文采用ZC706+AD9154開發(fā)板搭配產(chǎn)生復(fù)雜雷達(dá)波形。ZC706開發(fā)板搭載了Xilinx的

Zynq7000系列FPGA，具有高性能、低功耗的優(yōu)點(diǎn)，可滿足各種類型的信號(hào)處理需求[10]。AD9154

開發(fā)板上搭載了數(shù)模轉(zhuǎn)換芯片AD9154以及時(shí)鐘管理芯片AD9516-1。ZC706與AD9154開發(fā)板通過FMC接口相插接。系統(tǒng)架構(gòu)如圖1所示。

AD9154為4通道，分辨率16位，最高采樣率2.4 GHz，支持JESD204B接口協(xié)議，可選1×，2×，4×，8×插值濾波器，內(nèi)部有兩個(gè)可獨(dú)立控制的NCO，最高通信速率可達(dá)8×10.96 Gb/s，可滿足高速?gòu)?fù)雜雷達(dá)信號(hào)的產(chǎn)生[11]。本系統(tǒng)中，AD9154輸出4路信號(hào)，分別為脈間隨機(jī)跳頻的I，Q兩路發(fā)射信號(hào)，以及脈間跳頻的I，Q兩路本振點(diǎn)頻信號(hào)。

AD9516為系統(tǒng)時(shí)鐘管理芯片，可輸出3對(duì)最大1.6 GHz的LVPECL時(shí)鐘和2對(duì)最大800 MHz的LVDS時(shí)鐘。系統(tǒng)中，使用Agilent標(biāo)準(zhǔn)信號(hào)源作為輸入?yún)⒖紩r(shí)鐘，AD9516共輸出4路時(shí)鐘，其中兩路為204b_refclk，分別給FPGA和AD9154，作為JESD204B GTX收發(fā)器的參考時(shí)鐘;另兩路為sysref_clk，分別給FPGA和AD9154，作為JESD204B的SYSREF同步時(shí)鐘。

為實(shí)現(xiàn)對(duì)波形參數(shù)的在線實(shí)時(shí)控制，上位機(jī)PC通過USB轉(zhuǎn)串口驅(qū)動(dòng)芯片與FPGA通信，用于實(shí)現(xiàn)對(duì)脈間隨機(jī)調(diào)頻頻點(diǎn)的在線加載設(shè)置。

3?系統(tǒng)軟件設(shè)計(jì)

3.1?系統(tǒng)參數(shù)設(shè)計(jì)

系統(tǒng)需要產(chǎn)生的兩路正交的雷達(dá)復(fù)雜波形為脈間隨機(jī)跳頻波形和脈內(nèi)線性調(diào)頻波形。每個(gè)脈沖（PRF）的發(fā)射信號(hào)的載頻相對(duì)隨機(jī)進(jìn)行跳變，載頻的中心頻點(diǎn)設(shè)置為1.8 GHz，跳頻頻點(diǎn)為64個(gè)，跳頻間隔8 MHz，總合成帶寬為512 MHz;脈沖內(nèi)部為線性跳頻基帶信號(hào)，帶寬為8 MHz，時(shí)寬2 μs。相應(yīng)的兩路正交本振信號(hào)為單頻正弦信號(hào)，其在每個(gè)脈沖的載頻與發(fā)射信號(hào)載頻固定相差60 MHz，跳變規(guī)律一致。同時(shí)，為便于后續(xù)信號(hào)相參處理，需保證發(fā)射和本振信號(hào)的相位在每個(gè)脈沖起始段保持固定相位關(guān)系[12]。

系統(tǒng)設(shè)計(jì)AD9154采樣率為2.4 GHz，通過內(nèi)部時(shí)鐘倍頻器將AD9516輸出的204b_refclk（75MHz）倍頻后得到。AD9154使用內(nèi)部8倍插值濾波器對(duì)FPGA所發(fā)送的基帶數(shù)據(jù)進(jìn)行插值，使用內(nèi)部NCO對(duì)基帶波形進(jìn)行上變頻。將AD9154配置為模式0，對(duì)應(yīng)的JESD204B參數(shù)為：使用4個(gè)轉(zhuǎn)換器DAC（M=4）和8個(gè)通道LANE（L=8），每幀字節(jié)數(shù)為1（F=1），每個(gè)轉(zhuǎn)換器在每個(gè)幀內(nèi)的樣本數(shù)為1（F=1）。DAC0用于轉(zhuǎn)換來自于SERDOUT0和SERDOUT1的發(fā)射信號(hào)I路的數(shù)據(jù);DAC1用于轉(zhuǎn)換來自于SERDOUT2和SERDOUT3的發(fā)射信號(hào)Q路的數(shù)據(jù);DAC2用于轉(zhuǎn)換來自于SERDOUT4和SERDOUT5的本振信號(hào)I路的數(shù)據(jù);DAC3用于轉(zhuǎn)換來自于SERDOUT6和SERDOUT7的本振信號(hào)Q路的數(shù)據(jù)。每一個(gè)通道的數(shù)據(jù)率為[13]

3.2?FPGA軟件設(shè)計(jì)

本文中使用Vivado2016.2開發(fā)環(huán)境進(jìn)行Zynq7000 FPGA的開發(fā)工作。系統(tǒng)中FPGA的軟件總體工作原理如圖2所示。

各主要模塊功能如下：

（1）JESD204B IP核模塊。依照上述參數(shù)對(duì)JESD204B IP核的參數(shù)配置，以實(shí)現(xiàn)JESD204B數(shù)據(jù)通信。

（2）串口接收模塊。用于接收來自上位機(jī)的指令，包含跳頻頻點(diǎn)信息和發(fā)射波形初相信息，用于在線實(shí)時(shí)調(diào)整波形參數(shù)。

（3）SPI配置管理模塊。上電后通過SPI總線對(duì)AD9516進(jìn)行配置，使之輸出4路所需要的時(shí)鐘。之后通過SPI總線對(duì)AD9154配置，與FPGA之間建立JESD204B鏈路。此外，該模塊還可接收串口接收模塊傳來的跳頻控制信息，并通過SPI總線控制AD9154的NCO進(jìn)行周期性跳頻。

（4）信號(hào)基帶數(shù)據(jù)產(chǎn)生模塊。存儲(chǔ)4路波形的基帶數(shù)據(jù)，建立與AD9154之間JESD204B通信鏈路后，該模塊將4路基帶波形的并行數(shù)據(jù)按照J(rèn)ESD204B數(shù)據(jù)幀格式要求發(fā)送給JESD204B IP核模塊。

（5）重頻脈沖產(chǎn)生模塊。用于產(chǎn)生雷達(dá)信號(hào)處理所需的PRF（重頻脈沖）信號(hào)，SPI配置模塊依據(jù)PRF的周期調(diào)整NCO的頻率。

3.3?波形相位控制

對(duì)于脈間跳頻信號(hào)，每個(gè)脈沖的初相一致性極其重要，因此，發(fā)射波形和本振波形需要在每個(gè)PRF起始段保持固定相位關(guān)系。由于AD9154輸出的波形是由FPGA存儲(chǔ)的基帶數(shù)據(jù)經(jīng)JESD204B接口發(fā)送給AD9154后經(jīng)AD9154 的NCO調(diào)制后得到，因此，只需分別將發(fā)射和本振信號(hào)的基帶數(shù)據(jù)相位和NCO載頻的相位保持一致即可。

基帶數(shù)據(jù)是由Matlab產(chǎn)生并固化到FPGA的RAM中，F(xiàn)PGA根據(jù)PRF周期性地讀取RAM，再通過JESD204B接口發(fā)送給AD9154得到，因此通過對(duì)存儲(chǔ)四路波形信號(hào)基帶數(shù)據(jù)的RAM的讀時(shí)序控制即可保證每個(gè)PRF起始時(shí)相位一致。

AD9154的NCO具備周期性相位清零功能。當(dāng)通過SPI配置啟用該功能時(shí)，用戶可在基帶數(shù)據(jù)中加入一個(gè)指定的特殊的數(shù)據(jù)作為清除指令。當(dāng)AD9154接收基帶數(shù)據(jù)時(shí)收到該指令時(shí)，清除NCO的相位。如圖3所示，在兩幀PRF脈沖期間的時(shí)間，通過SPI總線依次配置發(fā)射和本振路的NCO頻率值，然后在下一幀PRF起始位置前通過FPGA在發(fā)送基帶數(shù)據(jù)時(shí)插入一個(gè)清除指令，即可在

NCO頻率更新后完成兩路NCO相位的清零。保證了每幀PRF內(nèi)發(fā)射和本振信號(hào)的相位差固定。

4?實(shí)驗(yàn)過程及結(jié)果

按照?qǐng)D1所示的系統(tǒng)架構(gòu)搭建測(cè)試平臺(tái)，AD9154開發(fā)板通過FMC接口連接到FPGA開發(fā)板ZC706上，時(shí)鐘由標(biāo)準(zhǔn)儀器信號(hào)源提供。將AD9154的4路發(fā)射通道的兩個(gè)Q路信號(hào)接到示波器上用于觀測(cè)輸出波形。發(fā)射基帶信號(hào)為兩組正交的兩路I和Q信號(hào)，通過JESD204B接口發(fā)送給AD9154，經(jīng)AD9154插值、NCO上變頻后調(diào)制到射頻上。NCO在脈間的跳頻值可由上位機(jī)通過串口發(fā)送給FPGA，實(shí)物如圖4所示。

由于實(shí)驗(yàn)所需波形頻段位于AD9154輸出的第二奈奎斯特區(qū)，實(shí)驗(yàn)產(chǎn)生了1.8 GHz附近的單頻信號(hào)以觀察輸出的信號(hào)質(zhì)量，如圖5～6所示。

由圖可知，AD9154在1.8 GHz頻段附近輸出信號(hào)功率大小約為-25 dBm，信噪比約為65 dB。滿足信號(hào)處理的算法要求。實(shí)驗(yàn)設(shè)計(jì)脈間調(diào)頻方式為順序步進(jìn)跳頻，中心頻點(diǎn)為1.8 GHz，跳頻頻點(diǎn)64個(gè)。示波器采集PRF信號(hào)、發(fā)射信號(hào)波形和本振信號(hào)波形如圖7所示，每個(gè)PRF處發(fā)射、本振信號(hào)載頻步進(jìn)8 MHz。

為驗(yàn)證每個(gè)PRF產(chǎn)生信號(hào)的初相一致性，利用NI信號(hào)采集設(shè)備5761板卡對(duì)發(fā)射信號(hào)與本振信號(hào)經(jīng)過混頻器混頻后混頻信號(hào)以及PRF脈沖進(jìn)行采集及數(shù)據(jù)分析，如圖8～9所示。

圖9所測(cè)得的初相為64個(gè)脈沖內(nèi)的信號(hào)相對(duì)于第一個(gè)脈沖的初相誤差，其范圍在±0.05 rad內(nèi)。考慮到系統(tǒng)測(cè)量誤差，可認(rèn)為產(chǎn)生信號(hào)的脈沖間初相滿足一致性要求。

5?結(jié)論

本文利用基于JESD204B接口的DA器件AD9154和FPGA搭配完成實(shí)現(xiàn)了3 Gb/s的高速數(shù)據(jù)傳輸以及高復(fù)雜度脈內(nèi)線性調(diào)頻脈間隨機(jī)跳頻雷達(dá)信號(hào)波形的產(chǎn)生，并驗(yàn)證了信號(hào)的性能。相較于傳統(tǒng)DDS，本系統(tǒng)具有極強(qiáng)的靈活性，可根據(jù)系統(tǒng)需求實(shí)時(shí)調(diào)節(jié)信號(hào)波形參數(shù)，大大縮小了雷達(dá)信號(hào)系統(tǒng)的波形產(chǎn)生及驗(yàn)證的難度，具有良好的應(yīng)用和推廣前景。

參考文獻(xiàn)：

[1]Zhang Chaozhu，Wang Yu. Frequency Hopping Radar Signals Blind Separation Using Tensor Analysis in Time Domain[C]∥?IEEE/ACES International Conference on Wireless Information Technology & Systems，Honolulu，2016.

[2]Zhang Y M，Amin M G. MIMO Radar Exploiting Narrowband Frequency-Hopping Waveforms[C]∥16th European Signal Processing Conference，Lausanne，2018.

[3]黃瓊丹，李勇，盧光躍. 脈間Costas跳頻脈內(nèi)多載波混沌相位編碼雷達(dá)信號(hào)設(shè)計(jì)與分析[J]. 電子與信息學(xué)報(bào)，2015，37（6）：1483-1489.

Huang Qiongdan，Li Yong，Lu Guangyue. Design and Analysis of Inter-Pulse Costas Frequency Hopping and Intra-Pulse Multi-Carrier Chaotic Phase Coded Radar Signal[J]. Journal of Electronics & Information Technology，2015，37（6）：1483-1489. （in Chinese）

[4]李飛飛. 基于JESD204B 協(xié)議的高速雷達(dá)波形產(chǎn)生電路設(shè)計(jì)[J]. 電子質(zhì)量，2018（2）：57-59.

Li Feifei. Design of High Speed Radar Waveform Generation Circuit Based on JESD204B Protocol[J]. Electronics Quality，2018（2）：57-59. （in Chinese）

[5]向石濤. 基于JESD204B模數(shù)數(shù)模轉(zhuǎn)換器的雷達(dá)數(shù)字收發(fā)板設(shè)計(jì)[J]. 電子技術(shù)，2018，47（5）：62-64.

Xiang Shitao. The Design of Radar Digital Transceiver Board Based on ADC and DAC with JESD204B Interface[J]. Electronic Technology，2018，47（5）：62-64. （in Chinese）

[6]朱超，屈曉旭，婁景藝.基于JESD204B協(xié)議的高速串行接口研究[J].通信技術(shù)，2017，50（11）：2391-2399.

Zhu Chao，Qu Xiaoxu，Lou Jingyi. High-Speed Serial Interface Based on JESD204B Protocol[J]. Communications Technology，2017，50（11）：2391-2399. （in Chinese）

[7]Saheb H，Haider S. Scalable High Speed Serial Interface for Data Converters：Using the JESD204B Industry Standard[C]∥?9th International Design & Test Symposium，Algiers，2014.

[8]Giordano R，Izzo V，Perrella S，et al. A JESD204B-Compliant Architecture for Remote and Deterministic-Latency Operation[J]. IEEE Transactions on Nuclear Science，2017，64（6）：1225-1231.

[9]You Shihao，Li Fule，Zhang Chun，et al. High Speed Serial Interface Transmitter Controller Based on JESD204B for 1GSPS ADCs[C]∥ IEEE International Conference on Electron Devices & Solid-State Circuits，Singapore，2015.

[10]齊紅濤，蘇濤.基于FPGA的高速AD采樣設(shè)計(jì)[J].航空兵器，2010（1）：35-39.

Qi Hongtao，Su Tao. Design of High AD Sampling Based on FPGA[J]. Aero Weaponry，2010（1）：35-39. （in Chinese）

[11]Wu Zhaoming，Zhang Chun，Li Fule，et al. High Speed Serial Interface Transceiver Controller Based on JESD204B[C]∥ 14th International New Circuits & Systems Conference，Vancouver，2016.

[12]Sharma G V K，Pathipati S，Rajeswari K R. MIMO Radar Ambiguity Analysis of Frequency Hopping Pulse Waveforms[C]∥?IEEE Radar Conference，Cincinnati，2014.

[13]Zhou Qunqun，Wang Wei，Yao Yafeng，et al. A Qaud_Byte Implementation of 8B10B Decoder in JESD204B Protocol[C]∥?2nd Asia-Pacific Conference on Intelligent Robot Systems，Wuhan，2017.